[发明专利]面积优化的保持触发器实施

权利要求书

1.一种集成电路装置，包括：

p阱平面，其包括p型半导体材料；

多个基本平行的n阱行，每个n阱行包括设置在所述p阱平面的表面上的n型层，所述多个n阱行包括第一n阱行和第二n阱行，其中所述第一n阱行耦合到可切换电源，并且所述第二n阱行耦合到始终导通的电源；

第一逻辑单元，其布置在所述p阱平面上，所述第一逻辑单元的覆盖区包含所述第一n阱行和所述第二n阱行；以及

平行且邻接的第一逻辑单元行、第二逻辑单元行、第三逻辑单元行和第四逻辑单元行，其中所述第一逻辑单元行和所述第二逻辑单元行平行于并共享所述第一n阱行，并且所述第三逻辑单元行和所述第四逻辑单元行平行于并共享所述第二n阱行，并且其中所述第一逻辑单元的所述覆盖区包含所述第一逻辑单元行、所述第二逻辑单元行、所述第三逻辑单元行和所述第四逻辑单元行。

2.根据权利要求1所述的集成电路装置，其中所述第一逻辑单元包括具有第一电压阈值的至少一个晶体管和具有第二电压阈值的至少一个晶体管，具有所述第一电压阈值的所述至少一个晶体管利用所述第一n阱行，并且具有所述第二电压阈值的所述至少一个晶体管利用所述第二n阱行。

3.根据权利要求2所述的集成电路装置，其中所述第一逻辑单元包括至少一个标准电压阈值晶体管即SVT晶体管和至少一个高电压阈值晶体管即HVT晶体管，所述至少一个SVT晶体管利用所述第一n阱行，并且所述至少一个HVT晶体管利用所述第二n阱行。

4.根据权利要求1所述的集成电路装置，其进一步包括布置在所述p阱平面上的与所述第一逻辑单元相邻的第二逻辑单元，所述第二逻辑单元的所述覆盖区包含所述第一n阱行和所述第二n阱行，并且包含所述第一逻辑单元行、所述第二逻辑单元行、所述第三逻辑单元行和所述第四逻辑单元行。

5.根据权利要求1所述的集成电路装置，其中所述第一逻辑单元包括保持触发器。

6.根据权利要求5所述的集成电路装置，其中所述保持触发器包括主锁存器和从锁存器，所述主锁存器包括利用所述第一n阱行的至少一个SVT晶体管，并且所述从锁存器包括利用所述第二n阱行的至少一个HVT晶体管。

7.一种集成电路逻辑单元，包括：

p阱平面，其包括p型半导体材料；

第一n阱行，其包括设置在所述p阱平面的表面上的n型层；

第二n阱行，其基本平行于所述第一n阱行并且包括设置在所述p阱平面的所述表面上的n型层；以及

平行且邻接的第一逻辑单元行、第二逻辑单元行、第三逻辑单元行和第四逻辑单元行，其中所述第一逻辑单元行和所述第二逻辑单元行平行于并共享所述第一n阱行，并且所述第三逻辑单元行和所述第四逻辑单元行平行于并共享所述第二n阱行。

8.根据权利要求7所述的集成电路逻辑单元，其中所述第一n阱行耦合到第一电源，并且所述第二n阱行耦合到第二电源。

9.根据权利要求7所述的集成电路逻辑单元，其中所述第一n阱行耦合到可切换电源，并且所述第二n阱行耦合到始终导通的电源。

10.根据权利要求7所述的集成电路逻辑单元，其进一步包括具有第一电压阈值的至少一个晶体管和具有第二电压阈值的至少一个晶体管，具有所述第一电压阈值的所述至少一个晶体管利用所述第一n阱行，并且具有所述第二电压阈值的所述至少一个晶体管利用所述第二n阱行。

11.根据权利要求7所述的集成电路逻辑单元，其进一步包括至少一个标准电压阈值晶体管即SVT晶体管和至少一个高电压阈值晶体管即HVT晶体管，所述至少一个SVT晶体管利用所述第一n阱行，并且所述至少一个HVT晶体管利用所述第二n阱行。