[发明专利]带有U型沟槽的半浮栅存储器件及制备方法

权利要求书

1.一种采用后栅工艺制备带有U型沟槽的半浮栅存储器件的方法，其特征在于，包括：

步骤S1：在所提供的具有第一类掺杂的单晶硅衬底上通过离子注入和热扩散形成结深合适的第二类掺杂区域；

步骤S2：在半导体衬底表面淀积一层硬掩模层，在所述硬掩模层上通过光刻工艺和刻蚀定义U型沟槽，所述第二类掺杂区域被U型沟槽分为源区和漏区；所述U型沟槽的深度需大于等于第二类掺杂区域结深；

步骤S3：在具有所述U型沟槽的半导体衬底表面形成第一层电介质薄膜，电介质薄膜为氧化硅、氮化硅或氧化铪；其中，所述第一层电介质薄膜的厚度为2纳米至6纳米；

步骤S4：在所述U型沟槽内淀积多晶硅作为伪栅；所述伪栅的栅高等于控制栅和半浮栅高度和，所述伪栅的底部距离半导体衬底表面100纳米至250纳米之间；之后按照常规CMOS工艺步骤，通过光刻和刻蚀形成定义栅极、形成侧墙，在所述源区和漏区分别形成较高浓度的第二类掺杂区域；

步骤S5：通过硬掩模和光刻，在所述伪栅和第一层电介质薄膜上定义接触窗口；其中，所述接触窗口宽度在30纳米至80纳米之间；

步骤S6：除去形成所述伪栅的多晶硅，重新淀积具有第一类掺杂的多晶硅作为半浮栅；所述掺杂离子包括硼、氟化硼、磷和/或砷；

步骤S7：在所述半浮栅上表面形成第二层电介质薄膜；

步骤S8：在所述第二层电介质薄膜形成控制栅；所述控制栅为经原位重掺杂的多晶硅，或是金属栅。

2.根据权利要求1所述的方法，其特征在于，所述步骤S1中，所述掺杂离子包括硼、氟化硼、磷和/或砷，所述掺杂离子的注入浓度是1e13 cm^-2至1e17cm^-2之间，所述掺杂离子的注入能量为50KeV至200K eV之间。

3.根据权利要求1所述的方法，其特征在于，所述步骤S2中，所述U型沟槽的深度在90纳米至180纳米之间；所述U型沟槽的宽度在30纳米至70纳米之间。

4.根据权利要求1所述的方法，其特征在于，所述步骤S5中，还包括向所述接触窗口内注入剂量为1e11cm^-2至1e13 cm^-2、能量为500eV至8KeV的氧原子。

5.根据权利要求1所述的方法，其特征在于，所述步骤S6中，采用原位掺杂的方式，淀积具有第一类掺杂多晶硅形成所述半浮栅。

6.根据权利要求1所述的方法，其特征在于，采用快速热氧化工艺，以形成第二层电介质薄膜并在所述接触窗口下方形成超浅结。

7.一种采用权利要求1所述的方法制造的半浮栅存储器件，其特征在于，包括：一个具有第一类掺杂的半导体衬底，所述半导体衬底上具有第二类掺杂的源区和漏区；所述半导体衬底内具有U型沟槽，所述U型沟槽位于所述源区和漏区之间，且所述U型沟槽的侧壁和底面覆盖有第一层电介质薄膜；在所述第一层电介质薄膜上形成有接触窗口，在第一层电介质薄膜上和U型沟槽中形成一个具有第一类掺杂的半浮栅，半浮栅通过第一层电介质薄膜的窗口和漏区接触，形成一个p-n结二极管；覆盖所述半浮栅顶部形成第二层电介质薄膜；在第二层电介质薄膜之上形成控制栅；在所述半浮栅和控制栅两侧具有侧墙及具有第二类掺杂的源漏重掺杂区域；所述第二层电介质薄膜形成在半浮栅的上表面和侧墙之间，所述控制栅形成在第二层电介质薄膜的上方和侧墙之间。

8.根据权利要求7所述的器件，其特征在于，所述第一层电介质薄膜的接触窗口位于半导体衬底顶部所述U型沟槽旁边，所述半导体衬底的底部具有底部电极。

9.根据权利要求7所述的器件，其特征在于，所述第一类掺杂为n型，所述第二类掺杂为p型；或者，所述的第一类掺杂为p型，所述的第二类掺杂为n型。

10.根据权利要求7所述的器件，其特征在于，所述控制栅为多晶硅栅或者金属栅中的任意一种；所述第一层电介质薄膜、第二层电介质薄膜分别为氧化硅、氮化硅、氮氧化硅、氧化铪中的任意一种或几种。