[实用新型]三维集成电路

说明书

本案是分案申请，其母案为于2016年1月11日申请的申请号为 201620024133.7的题为“三维集成电路”的专利申请。

相关专利申请的交叉引用

本申请要求通过引用方式全部并入本申请中的以下临时申请的每个的优先权：于2015年1月9日提交的美国临时专利申请No.62/101,954以及于2015 年2月24日提交的美国临时专利申请No.62/120,265。

技术领域

本申请总体上涉及集成电路装置的制造。

背景技术

本申请总体上涉及集成电路装置的制造。更具体地讲，本实用新型提供了使用异质(heterogeneous)且非均匀层堆叠并互连三维(3D)装置的所得装置，例如，完全制成的集成电路。举例来说，集成电路除其他之外可以包括存储装置、处理器装置、数字信号处理装置、专用装置、控制装置、通信装置等。

发明内容

根据本实用新型，提供了总体上涉及集成电路装置的制造的技术。更具体地讲，本实用新型提供了使用异质且非均匀层堆叠并互连三维(3D)装置的装置，例如，完全制成的集成电路。举例来说，集成电路除其他之外可以包括存储装置、处理器装置、专用装置、控制装置、通信装置等。

提供了一种具有电介质结构(dielectric structures)和导电结构(conductive structures)的第一衬底。离子(ions)注入到所述第一衬底中，所述离子穿过所述电介质结构和所述导电结构以限定所述第一衬底中的分离平面(cleave plane)。所述第一衬底在所述分离平面被分离以获得具有所述电介质结构和所述导电结构的分离层。所述分离层形成三维集成电路装置的多个堆叠集成电路(integrated circuit，IC)层之一。

提供了异质且非均匀层的三维堆叠和互连，例如，完全制成的集成电路。包括用于显著减小层间分离并且增加可用的层间连接密度，从而得到增加的信号带宽和系统功能。

在实例中，一种设备包括第一衬底，所述第一衬底具有电介质结构、导电结构和第一互连结构，所述第一衬底包括在与所述第一互连结构相对的一侧上的分离表面。所述设备进一步包括粘结氧化层和第二衬底，所述第二衬底包括第二互连结构，所述第二互连结构粘结在所述第一衬底上并且与所述第一互连结构连通以形成具有多个堆叠集成电路(IC)层的三维集成电路装置，所述第一衬底为所述堆叠集成电路层中的一个，并且所述第二衬底为所述堆叠集成电路层中的另一个。所述第二互连结构粘结在所述分离表面上或所述第一互连结构上。

附图说明

图1是转移器件的“底部”粘结在下方器件的“顶”层上的本实用新型的简化剖视图。

图2图示了包括一层晶体管器件和金属及低介电常数材料的上网络 (upper network)的异质结构，在实例中考虑到穿过附加的图案化光致抗蚀剂层的注入所提供的层间冷却剂通道。

图3是示出了在适当位置并入冷却剂通道的图案化高导热率层的简化剖视图。

图4示出了粘结三维IC堆(3D IC stack)中的转移器件层和下器件层的“顶对顶”金属层的简化剖视图。

具体实施方式

根据本实用新型，提供了总体上涉及集成电路装置的制造的技术。更具体地讲，本实用新型提供了使用异质且非均匀层堆叠并互连三维(3D)装置的装置，例如，完全制成的集成电路。举例来说，集成电路除其他之外可以包括存储装置、处理器装置、数字信号处理装置、专用装置、控制装置、通信装置等。

在实例中，本实用新型建立并扩展了两大技术领域的能力，用于形成异质层的粘结堆叠的层转移(layer transfer)，例如，形成当今使用的绝缘体上硅 (Silicon-on-Insulator，SOI)晶片，以及用于器件间连接的通过使用中介层 (interposer layers)与金属通路的稀疏阵列综合进行开发以形成电子装置的三维堆叠。