[实用新型]衬底及外延片

说明书

技术领域

本实用新型涉及一种半导体器件，特别是一种衬底及外延片。

背景技术

对于半导体器件来说，需要外延层具有较高质量的晶体结构，而且对外延层的厚度、导电类型、电阻率及电阻均匀性等方面均有一定的要求。而半导体的电阻率一般随着温度、掺杂浓度、磁场强度及光照强度等因素的变化而改变。

在半导体领域，电路与电子元件需要在外延片上制作完成，不同的应用如MOS型中PMOS、NMOS、CMOS和双极型中饱和型和非饱和型。随着集成电路设计朝向轻、薄、短、小及省电化的发展趋势，行动通讯、信息家电等产品无不力求节约能源消耗，对于外延片类产品的要求也不断提高。解决外延片电阻率的变化分布问题，不仅可以满足外延片轻、薄、小、省电发展趋势，还可以提高外延片后道电子元件的使用率，有效降低客户端的产品成本。

现有技术中的外延片生产过程中，普遍存在着自掺杂现象。自掺杂，是由于热蒸发或者化学反应的副产物对衬底的扩散，衬底中的硅及杂质进入气相，改变了气相中的掺杂成分和浓度，从而导致了外延层中的杂质实际分布偏离理想情况的现象。按产生的原因，自掺杂可分为气相自掺杂、固相外扩散及系统自掺杂。气相自掺杂的掺杂物主要来自晶圆的背面和边缘固相外扩散。固相外扩散的掺杂物主要来自衬底的扩散，掺杂物在衬底与外延层的接触面由衬底扩散至外延层。系统自掺杂的掺杂物来自气体晶片，石墨盘和反应炉腔体等外延片生产装置的内部。由自掺杂的产生原因可看出，外延片生产过程中，尤其是气相外延的生产方法中，自掺杂现象难以避免。

又由于，衬底中的杂质与外延层的杂质的互相扩散，降低了外延层的电阻均匀性。如何提供一种可降低外延层生产过程中的自扩散衬底，以改善外延层电阻率均匀性，一向是业内比较难以克服的问题。

图1示出了现有技术中的一种外延片。由于自掺杂的影响，一般情况下，①处相对于外圈电阻率最高，②、③、④、⑤处次之，最边缘的⑥、⑦、⑧、⑨处阻值相对更低。另外，在有些情况下也会存在边缘处电阻率高于靠近圆心处电阻率的情况。衡量电阻均匀性的标准通过计算公式可算出，计算公式:电阻率均匀性＝(MAX-MIN)*100％/(MAX+MIN),MAX为9个点中最大电阻率数值，MIN为9个点中最小电阻率数值。通过此计算公式计算得出的均匀性数值越小，则其均匀性越高，外延片质量越高。

目前，对于外延片的电阻率均匀性可以接受范围小于5％。而现有技术中的外延片，其电阻率均匀性最低也仅能达到2.5％，按照现有技术生产，电阻率均匀性数值难以再降低。

实用新型内容

本实用新型的目的之一是为了克服现有技术中的不足，提供一种电阻率均匀性得到提升的衬底及外延片。

为实现以上目的，本实用新型通过以下技术方案实现：

本实用新型提供一种衬底。所述衬底包括衬底本体及本征硅层。所述本征硅层铺设在所述衬底本体的上表面上。所述本征硅层的上表面用于铺设外延层。

优选地，所述本征硅层的厚度为0.5-1μm。

优选地，所述本征硅层的厚度设置与所述衬底本体的厚度呈正相关。

优选地，所述衬底本体为N型。

优选地，所述衬底本体掺杂有砷、磷及锑中的至少一种。

优选地，所述衬底本体为重掺砷衬底本体。

优选地，所述本征硅层由三氯硅烷与氢气反应生成。

本实用新型还提供一种外延片。所述外延片包括外延层及如前述中任一项所述的衬底。所述外延层铺设在所述本征硅层的上表面。

优选地，所述外延层的制备温度为1020-1040℃。

优选地，所述外延层的成长速率为0.5-1μm/min。

本实用新型还提供一种绝缘栅双极型晶体管。所述绝缘栅双极型晶体管包括所述外延片。所述外延片包括外延层及衬底。所述衬底包括衬底本体及本征硅层。所述本征硅层铺设在所述衬底本体的上表面上。所述外延层铺设在所述本征硅层的上表面。

与现有技术相比，本实用新型衬底通过在衬底本体的上表面设置本征硅层，可将衬底本体与外延层隔开，从而避免衬底本体与外延层之间产生自掺杂问题。因而，所述衬底能够防止衬底本体中的掺杂剂进入外延层，可提高外延层平坦区以改善电阻率均匀性。

另外，相较于未设置本征硅层的衬底，在生长外延层时，本征层的生长速率提高1倍、温度可降低20℃，且仍能够生产出电阻均匀性更高的外延层。因此，使用本实用新型中的方法生产的新型衬底，制造外延片时更加节能。