[实用新型]芯片可测性端口电路

权利要求书

1.芯片可测性端口电路，其特征在于，包括：正常输出电路和测试输出电路；所述正常输出电路包括高电平采集电路、低电平采集电路及信号输出电路，其中，

所述高电平采集电路包括两输入的与非门、第一反向器及第二反向器，所述与非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第一反向器相连，第一反向器的输出端与第二反向器的输入端相连；

所述低电平采集电路包括两输入的或非门、第三反向器及第四反向器，所述或非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第三反向器相连，第三反向器的输出端与第四反向器的输入端相连；

所述信号输出电路包括上拉电路、上拉保护电路、下拉电路和下拉保护电路，所述上拉保护电路包括第一PMOS管、第二PMOS管和第一NMOS管，所述第一PMOS管的源极和栅极连接电源，漏极与第二PMOS管的源极相连；所述第二PMOS管的栅极与芯片的数据输出端相连，漏极与第一NMOS管的源极相连；所述第一NMOS管的栅极和电源相连，漏极接地；

所述上拉电路包括第四PMOS管和第五PMOS管，所述第四PMOS管的栅极与第二反向器的输出端相连，源极与电源相连，漏极与第五PMOS管的源极相连；所述第五PMOS管的栅极与第二PMOS管的漏极相连，漏极与芯片的数据输出端相连；

所述下拉保护电路包括第三PMOS管、第二NMOS管和第三NMOS管，所述第三PMOS管的源极与电源相连，栅极接地，漏极与第二NMOS管的源极相连；所述第二NMOS管的栅极与芯片的数据输出端相连，漏极与第三NMOS管的源极相连；所述第三NMOS管的栅极和漏极接地；

所述下拉电路包括第四NMOS管和第五NMOS管，所述第四NMOS管的源极与第五PMOS管的漏极相连，栅极与第三PMOS管的漏极相连，漏极与第五NMOS管的源极相连，第四NMOS管的漏极与芯片的数据输出端相连；所述第五NMOS管的栅极与第四反向器的输出端相连，漏极接地；

所述测试输出电路包括第一传输门、第二传输门和阶梯开关，所述第一传输门的P管控制端、第二传输门的P管控制端与第一测试选择信号端相连，所述第一传输门的N管控制端、第二传输门的N管控制端与第二测试选择信号端相连，测试数据信号TEST_DATA传输至第一传输门的输入端，所述第一传输门的输出端与第二传输门的输入端相连，所述第二传输门的输出端与芯片的数据输出端相连；所述阶梯开关的源极与所述第一传输门的输出端相连，漏极接地，栅极与第一测试选择信号端相连。

2.如权利要求1所述的芯片可测性端口电路，其特征在于：所述数据输出端上连接有上拉ESD保护电路和下拉ESD保护电路，其中，

所述上拉ESD保护电路包括第六PMOS管、第七PMOS管、第八PMOS管和第七NMOS管，所述第八PMOS管的漏极与芯片的数据输出端相连，源极与第七PMOS管的漏极相连，栅极与电源相连；所述第七PMOS管的栅极和源极与电源相连；所述第六PMOS管的源极与电源相连，栅极接地，漏极与芯片的数据输出端相连，所述第七NMOS管的漏极与芯片的数据输出端相连，源极和栅极与电源相连；

所述下拉ESD保护包括第八NMOS管和第九NMOS管，所述第八NMOS管的栅极经第五电阻与电源相连，源极与第九NMOS管的漏极相连，漏极与芯片的数据输出端相连；所述第九NMOS管的栅极经第六电阻后接地，源极接地。

3.如权利要求1所述的芯片可测性端口电路，其特征在于：所述第二NMOS管的栅极经串联的第二电阻和第一电阻与芯片的数据输出端相连，并通过第六NMOS管形成的电容接地。

4.如权利要求1所述的芯片可测性端口电路，其特征在于：所述第二传输门的输出端经串联的第四电阻和第三电阻与芯片的数据输出端相连。

5.如权利要求1所述的芯片可测性端口电路，其特征在于：芯片的数据信号经过一级缓冲器后，输入至高电平采集电路和低电平采集电路中。