[实用新型]一种带隙基准电路

说明书

技术领域

本实用新型实施例涉及电路技术，尤其涉及一种带隙基准电路。

背景技术

随着系统集成技术的飞速发展，基准电压源已成为大规模、超大规模集成电路和几乎所有数字模拟系统中不可缺少的基本电路模块。基准电压源可广泛应用于高精度比较器、A/D和D/A转换器、随机动态存储器、闪存以及系统集成芯片中。带隙基准电路是所有基准电压源中最受欢迎的一种，其主要作用是在集成电路中提供稳定的参考电压或参考电流，这就要求带隙基准电路对电源电压的变化和环境温度的变化不敏感。

在现有的带隙基准电路中，通常包含运算放大器，由于运算放大器工作不稳定，因此运算放大器的失调很容易影响带隙基准电路的输出电压，并且现有的带隙基准电路的输出端通常采用电流镜像输出，因此增加了整个电路的功耗。

实用新型内容

本实用新型提供一种带隙基准电路，降低了整个电路的功耗，并减小了由于运算放大器失调对输出电压的影响。

本实用新型实施例提供一种带隙基准电路，所述电路包括：

电流偏置单元和电压输出单元，其中，所述电流偏置单元用于给所述电压输出单元提供偏置电流，所述电流偏置单元包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极与电源相连，漏极与栅极以及所述第一NMOS管的漏极相连；

所述电压输出单元包括第二PMOS管、第三PMOS管、第一NPN三极管、第二NPN三极管、第一电阻和第二电阻，其中，所述第二PMOS管的源极与电源相连，漏极与所述第一NPN三极管的集电极相连，栅极与所述第三PMOS管的栅极以及所述第一PMOS管的栅极和漏极相连；所述第三PMOS管的源极与电源相连，漏极与所述第二电阻的第一端相连；所述第一NPN三极管的基极与所述第二NPN三极管的基极和集电极相连，发射极接地；所述第二NPN三极管的集电极与所述第二电阻的第二端相连，发射极与所述第一电阻的第一端和所述第一NMOS管的源极相连；所述第一电阻的第二端接地；

所述第三PMOS管的漏极和所述第二电阻的第一端为所述带隙基准电路的电压输出端。

进一步地，所述第二PMOS管的数量为m个，所述第三PMOS管的数量为m个，所述第二NPN三极管的数量为N个，其中，m和N均为大于等于1的整数。

进一步地，所述第一电阻和所述第二电阻的阻值可调。

进一步地，所述带隙基准电路的输出电压为：

VBG＝VBE(Q0)+ln(N)*kT/q*{1+R2/[(m+1)*R1]}，其中，VBG表示所述带隙基准电路的输出电压，VBE(Q0)表示所述第一NPN三极管的基射结电压，N为所述第二NPN三极管的数量，k为玻尔兹曼常量，k＝1.38×10-23J/K，T为温度，q为电荷常量，q＝1.6×10-19C，m为所述第三PMOS管的数量，R1为所述第一电阻的阻值，R2为所述第二电阻的阻值。

本实用新型实施例提供的一种带隙基准电路，包括：电流偏置单元和电压输出单元，其中，所述电流偏置单元用于给所述电压输出单元提供偏置电流，所述电流偏置单元包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极与电源相连，漏极与栅极以及所述第一NMOS管的漏极相连；所述电压输出单元包括第二PMOS管、第三PMOS管、第一NPN三极管、第二NPN三极管、第一电阻和第二电阻，其中，所述第二PMOS管的源极与电源相连，漏极与所述第一NPN三极管的集电极相连，栅极与所述第三PMOS管的栅极以及所述第一PMOS管的栅极和漏极相连；所述第三PMOS管的源极与电源相连，漏极与所述第二电阻的第一端相连；所述第一NPN三极管的基极与所述第二NPN三极管的基极和集电极相连，发射极接地；所述第二NPN三极管的集电极与所述第二电阻的第二端相连，发射极与所述第一电阻的第一端和所述第一NMOS管的源极相连；所述第一电阻的第二端接地；所述第三PMOS管的漏极和所述第二电阻的第一端为所述带隙基准电路的电压输出端；通过上述结构的电路，降低了整个电路的功耗，并减小了由于运算放大器失调对输出电压的影响。

附图说明

图1是本实用新型实施例提供的一种带隙基准电路的结构示意图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。

实施例一