[实用新型]功率开关的过流检测电路有效

专利信息
申请号: 201621395798.5 申请日: 2016-12-19
公开(公告)号: CN206348384U 公开(公告)日: 2017-07-21
发明(设计)人: 王石武 申请(专利权)人: 深圳市瑞之辰科技有限公司
主分类号: G01R19/165 分类号: G01R19/165;G01R31/327
代理公司: 深圳市明日今典知识产权代理事务所(普通合伙)44343 代理人: 王杰辉
地址: 518000 广东省深圳市*** 国省代码: 广东;44
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摘要:
搜索关键词: 功率 开关 检测 电路
【说明书】:

技术领域

实用新型涉及到过流检测电路领域,特别是涉及到一种功率开关的过流检测电路。

背景技术

开关放大器、开关电源,电荷泵、电子烟等利用功率MOS管开关的导通和关断来实现信号和能量的高效率转换。这种功率MOS管开关在导通时通常有较大的电流流过,如果电流超过了该功率MOS管开关的承受极限,该功率MOS管开关可能会发生永久性损坏。因此,为了保证器件的可靠性,必须对流过功率MOS管开关的电流进行连续检测,并且能够在电流过大时对功率MOS管开关进行保护。

现有技术的过流检测电路一般如图1所示,PMOS功率管开关1和采样PMOS管2的栅端9和漏端8各自相连,采样PMOS管2的源端5通过一个电阻值为RS1的采样电阻3连接到电源VDD,功率PMOS管开关1的源端直接连接到电源VDD。功率PMOS管开关1和采样MOS管2的尺寸比例为N:1。采样PMOS管2和采样电阻3的公共端5连接一个比较器6的负向输入端,一个参考电压VREF1加到比较器6的正向输入端。当流过功率PMOS管开关1的电流较小时,流过采样MOS管2的电流也较小,比较器6负向输入端电压VS1高于正向输入端的电压VREF1,因此比较器6输出低点平。当流过功率PMOS管开关1的电流较高时,流过采样PMOS管2的电流也较高,导致VS1下降;当比较器6负向输入端的电压VS1低于正向输入端的电压VREF1时,比较器6输出高电平,表示功率PMOS管开关发生过流。这种实现方法的缺点是,由于存在采样电阻3,使功率PMOS管开关1和采样PMOS管2的源端电压不一致,导致流过采样PMOS管2的电流与流过功率PMOS开关1的电流不成线性关系,因此他不是正真的等比例采样电流;采样的实际上是功率PMOS开关1漏端8上的电压,并把这个电压与参考电压VREF1比较,通过MOS管线性区电流公式估算出流出功率PMOS管开关1的电流。这样带来的问题是,MOS管的工艺偏差、以及VDD电源的变化带来的MOS管线性区电流公式的精确性都会对流过功率PMOS管开关的电流检测带来相当大的误差。如果将过流检测点设定的过低,则会导致在较大负载时的过早保护;如果将过流检测点设定的过高,又会导致保护失效,致使器件损坏。因此,可靠的功率MOS管开关过流保护装置需要具备更高精度、更高可控性的过流检测方法。

实用新型内容

本实用新型的主要目的为提供一种提高检测精度的功率开关的过流检测电路。

为了实现上述实用新型目的,本实用新型提出一种功率开关的过流检测电路,包括采样电路单元、除法电路单元和输出信号处理单元;

所述采样电路单元采集功率开关漏极的电压,将其转换为采样电流;

所述除法电路单元获取参考电流,并对参考电流进行预设的除法处理,得到修正后的基准电流;

所述输出信号处理单元将所述采样电流和基准电流进行比较,并根据比较结果输出控制所述功率开关的开和关的控制信号;

所述输出信号处理单元包括施密特触发器和反相器,所述施密特触发器包括正反馈比较器,所述正反馈比较器的正极输入端通过第二电阻连接所述除法电路单元和采样电路单元;所述正反馈比较器的负极输入端通过第三电阻接地;所述正反馈比较器的输出端连接第四电阻的一端,第四电阻的另一端连接所述反相器,第四电阻的另一端还通过串联的第一稳压管和第二稳压管接地,以及通过第五电阻连接所述正反馈比较器的正极输入端。进一步地,所述采样电路单元包括第一PMOS管和第二PMOS管,

所述第一PMOS管的源端连接VDD电压源,栅端与第二PMOS管的栅端连接,漏端连接所述除法电路单元;

所述第二PMOS管的源端连接功率开关的漏端,栅端和漏端短接后连接所述除法电路单元。

进一步地,所述除法电路单元包括除法电路模块,该除法电路模块包括第一除法电路和第二除法电路,第一除法电路与第二除法电路结构相同,第一除法电路的一端连接所述VDD电压源,另一端连接所述第二除法电路;

所述第一除法电路包括第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第一电阻、电流输入器、电流输出器和运放器;

所述电流输入器的一端连接所述第三PMOS管的漏端,另一端接地;

所述第三PMOS管的栅端接地,源端接所述VDD电压源,漏端接入运放器的正输入端;

所述第四PMOS管的栅端连接所述运放器的输出端,源端接入运放器的负输入端,漏极分别连接所述第一NMOS管的栅端和漏端;

所述第一电阻的一端连接所述VDD电压源,另一端与所述第四PMOS管的源端相连;

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