[实用新型]一种频率补偿电路有效
| 申请号： | 201621443350.6 | 申请日： | 2016-12-26 |
| 公开（公告）号： | CN206759421U | 公开（公告）日： | 2017-12-15 |
| 发明（设计）人： | 邓海;万维逸;宋平 | 申请（专利权）人： | 航天信息股份有限公司 |
| 主分类号： | H03L1/00 | 分类号： | H03L1/00;H04J3/06 |
| 代理公司： | 北京同达信恒知识产权代理有限公司11291 | 代理人： | 黄志华 |
| 地址： | 100195 *** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 频率 补偿 电路 | ||
1.一种频率补偿电路，其特征在于，包括：
晶体谐振器，用于产生第一晶振频率；
现场可编程门阵列FPGA单元，与所述晶体谐振器相连，用于计算所述晶体谐振器的频率补偿值；
累加器，用于获取所述频率补偿值及读取在第N个晶振周期中写入所述累加器的第N数值，并在当前的第N+1个晶振周期中基于所述频率补偿值及所述第N数值获得不同于所述第N数值的第N+1数值，将所述第N+1数值重新写入所述累加器中；其中，所述N为正整数；
时钟计数器，与所述累加器连接，所述时钟计数器用于计数；
其中，当在所述第N+1个晶振周期中所述第N+1数值大于累加器的预设阈值时，则所述时钟计数器在第N+2个晶振周期增加一个计数值，以对所述第一晶振频率进行补偿。
2.如权利要求1所述的频率补偿电路，其特征在于，所述FPGA单元用于获取在所述第N个晶振周期中主设备的计数器值与从设备的计数器值之间的第一差值，及在所述第N+1个晶振周期中所述主设备的计数器值与所述从设备的计数器值之间的第二差值，并基于所述第一差值和所述第二差值计算得出所述频率补偿值。
3.如权利要求2所述的频率补偿电路，其特征在于，所述频率补偿电路还包括与所述FPGA单元连接的加数寄存器，所述加数寄存器用于获取并存放所述频率补偿值。
4.如权利要求3所述的频率补偿电路，其特征在于，所述累加器包括进位标志位，所述进位标志位用于表示所述第N+1数值是否发生溢出。
5.如权利要求4所述的频率补偿电路，其特征在于，所述累加器还包括清零部件，所述清零部件用于在所述第N+1数值发生溢出时对所述第N+1数值进行清零。
6.如权利要求5所述的频率补偿电路，其特征在于，所述时钟计数器根据对所述第一晶振频率补偿后的第二晶振频率产生补偿时钟。
7.如权利要求6所述的频率补偿电路，其特征在于，所述晶体谐振器的材质为石英材料。
8.如权利要求2所述的频率补偿电路，其特征在于，所述频率补偿电路设置于印制电路板上，所述印制电路板位于所述从设备中。
9.如权利要求8所述的频率补偿电路，其特征在于，所述频率补偿电路还包括输入部件，所述输入部件用于接收所述主设备发送的标准时钟信号。
10.如权利要求6或9所述的频率补偿电路，其特征在于，所述频率补偿电路还包括输出部件，所述输出部件用于输出所述从设备根据第二晶振频率及所述主设备发送的标准时钟信号产生的补偿后的时钟信号；其中，所述第二晶振频率为所述时钟计数器对所述第一晶振频率补偿后的晶振频率。
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