[实用新型]一种频率补偿电路

说明书

技术领域

本实用新型涉及通信技术领域，特别涉及一种频率补偿电路。

背景技术

通信系统中，同步是指通信系统的收、发双方在时间上步调一致，它是进行信息传输的必要和前提，是通信系统的核心，它提供系统的发射机和接收机正确的时钟信号，同步的性能直接影响了通信系统整体的性能。随着通信系统越来越复杂，通信速率越来越高，对时钟同步技术提出了更大的挑战。

晶体谐振器简称晶振，是用石英材料做成的石英晶体谐振器，能够产生频率，广泛地应用于各种电子产品和通信设备中，其标称频率是晶振在元件规范中指定的频率，但是在基准温度时工作频率跟标称频率值有一定的偏离，且在整个温度范围内的工作频率相对于基准温度时的工作频率也有一定的偏离，这样会导致通信设备的时钟发生抖动，影响通信设备之间的同步。

目前，通信设备中常用的晶振精度比较低，普通的晶振只有100ppm左右，稳定性一般，且受环境的影响较大，晶振频率不可调节，或者采用的是带温度补偿的晶振，频率稳定性很好，但是成本高，且仍然存在频率不可调的问题。

综上所述，现有技术中存在由于晶振频率不可调节而影响通信设备之间的同步的技术问题。

实用新型内容

本实用新型实施例提供一种频率补偿电路，解决了现有技术中存在的由于晶振频率不可调节而影响通信设备之间的同步的技术问题。

一种频率补偿电路，包括：

晶体谐振器，用于产生第一晶振频率；现场可编程门阵列FPGA单元，与所述晶体谐振器相连，用于计算所述晶体谐振器的频率补偿值；累加器，用于获取所述频率补偿值及读取在第N个晶振周期中写入所述累加器的第N数值，并在当前的第N+1个晶振周期中基于所述频率补偿值及所述第N数值获得不同于所述第N数值的第N+1数值，将所述第N+1数值重新写入所述累加器中；其中，所述N为正整数；时钟计数器，与所述累加器连接，所述时钟计数器用于计数；其中，当在所述第N+1个晶振周期中所述第N+1数值大于累加器的预设阈值时，则所述时钟计数器在第N+2个晶振周期增加一个计数值，以对所述第一晶振频率进行补偿。

可选的，所述FPGA单元用于获取在所述第N个晶振周期中主设备的计数器值与从设备的计数器值之间的第一差值，及在所述第N+1个晶振周期中所述主设备的计数器值与所述从设备的计数器值之间的第二差值，并基于所述第一差值和所述第二差值计算得出所述频率补偿值。

可选的，所述频率补偿电路还包括与所述FPGA单元连接的加数寄存器，所述加数寄存器用于获取并存放所述频率补偿值。

可选的，所述累加器包括进位标志位，所述进位标志位用于表示所述第N+1数值是否发生溢出。

可选的，所述累加器还包括清零部件，所述清零部件用于在所述第N+1数值发生溢出时对所述第N+1数值进行清零。

可选的，所述时钟计数器根据对所述第一晶振频率补偿后的第二晶振频率产生补偿时钟。

可选的，所述晶体谐振器的材质为石英材料。

可选的，所述频率补偿电路设置于印制电路板上，所述印制电路板位于所述从设备中。

可选的，所述频率补偿电路还包括输入部件，所述输入部件用于接收所述主设备发送的标准时钟信号。

可选的，所述频率补偿电路还包括输出部件，所述输出部件用于输出所述从设备根据所述第二晶振频率及所述标准时钟信号产生的补偿后的时钟信号。

本实用新型实施例中，提供的一个或多个技术方案，至少具有如下技术效果或优点：

一、本实用新型实施例中的频率补偿电路包括晶振谐振器，FPGA单元，累加器和时钟计数器，通过FPGA单元可以计算得出晶振谐振器的频率补偿值，累加器在第N+1个晶振周期中根据该频率补偿值及在第N个晶振周期中写入累加器的第N数值可以获得第N+1数值，当第N+1数值大于累加器的预设阈值时，时钟计数器则在第N+2个晶振周期增加一个计数值，以对第一晶振频率进行补偿，解决了现有技术中存在的由于晶振频率不可调节而影响通信设备之间同步的技术问题，达到了晶振频率可调节从而确保通信设备之间能够同步的技术效果。

二、本实用新型实施例中FPGA单元通过获取第N个晶振周期中主设备的计数器值与从设备的计数器值之间的第一差值，及在第N+1个晶振周期中主设备的计数器值与从设备的计数器值之间的第二差值，计算得出晶振频率的频率补偿值，从而可以快捷地调节晶振频率，使得主从设备的时钟频率差可调节到所述的精度范围内，提高了晶体谐振器的晶振频率的效率及准确性。