[发明专利]使用校准的单个时钟源同步串行器-解串器协议的高速数据传输有效
申请号: | 201680008223.X | 申请日: | 2016-02-01 |
公开(公告)号: | CN107209225B | 公开(公告)日: | 2021-08-10 |
发明(设计)人: | 乔治·W·康纳 | 申请(专利权)人: | 泰拉丁公司 |
主分类号: | G01R31/28 | 分类号: | G01R31/28;G06F1/04;H03M9/00;H04L7/00 |
代理公司: | 中原信达知识产权代理有限责任公司 11219 | 代理人: | 穆森;戚传江 |
地址: | 美国马*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 使用 校准 单个 时钟 同步 串行 解串器 协议 高速 数据传输 | ||
本发明公开了一种电子系统,该电子系统包括第一半导体器件、第二半导体器件、时钟电路、以及连接在多个串行数据路径中的每个路径中的多个可独立调节的校准电路。第一半导体器件可包括多个串行器‑解串器接口。第二半导体器件可包括耦接到多个串行器‑解串器接口的多个串行数据接口,以在第一半导体器件和第二半导体器件之间提供多个串行数据路径。多个串行器‑解串器接口和多个串行数据接口可从源自时钟电路的时钟信号计时。多个可独立调节的校准电路可被配置为补偿跨多个串行数据路径的定时差异。
相关领域描述
电子系统可具有处理数据的子部分,其中大量数据在这些子部分之间传输。系统的快速且可靠的操作可能需要快速传输大量的数据。在设计此类系统时,两个半导体器件之间的数据传输速率受到各种因素的限制。这些因素包括引脚可用性,以在这些器件之间形成连接。另外,许多因素可能影响可通过每个连接传送数据的速度。这些因素可包括信噪比,信噪比继而可能受到可用于传送信号的功率和由系统引入的定时变化的影响。
例如,在自动测试系统中,必须在半导体器件和引脚电子器件之间传输大量数据,该半导体器件确定适当的控制值,在该引脚电子器件中这些控制值用于生成或测量测试信号。引脚电子器件通常由硅锗 (SiGe)制成,其可能消耗相对大量的功率。
用于在低数量的引脚上提供高速数据传输的一种技术是串行器- 解串器接口,该串行器-解串器接口在串行数据接口和并行数据接口之间转换数据。串行器-解串器接口可使用各种协议,包括8b/10b编码和嵌入式计时。
发明内容
一些方面包括电子系统,该电子系统包括第一半导体器件、第二半导体器件、时钟电路、以及连接在多个串行数据路径中的每个路径中的多个可独立调节的校准电路。第一半导体器件可包括多个串行器- 解串器接口。第二半导体器件可包括耦接到多个串行器-解串器接口的多个串行数据接口,以在第一半导体器件和第二半导体器件之间提供多个串行数据路径。多个串行器-解串器接口和多个串行数据接口可从源自时钟电路的时钟信号计时。多个可独立调节的校准电路可被配置为补偿跨多个串行数据路径的定时差异。
另外的方面包括操作电子系统的方法,该电子系统包括第一半导体器件和第二半导体器件。第一半导体器件可包括耦接到第二半导体器件的多个串行器-解串器接口以形成多个串行数据路径。该方法可包括校准多个串行器-解串器接口以补偿多个串行数据路径中的信号内延迟;使用源同步串行器-解串器协议,经由多个串行器-解串器接口的第一部分将多个多位字从第一半导体器件传送到第二半导体器件;经由多个串行器-解串器接口的第二部分将重复位模式从第一半导体器件传送到第二半导体器件;以及使用经由多个串行器-解串器接口的第二部分接收的重复位模式作为用于解码经由多个串行器-解串器接口的第一部分接收的数据的参考时钟,在第二半导体器件处接收多个多位字。
另外的方面包括操作电子系统的方法。电子系统可包括第一半导体器件和第二半导体器件。第一半导体器件可经由多个串行数据路径耦接到第二半导体器件。该方法可包括校准多个串行数据路径以均衡第一半导体器件和第二半导体器件之间的延迟;通过经由校准的多个串行数据路径的第一部分分布用于并发传送的多个多位字的位,使用串行器-解串器协议将多个多位字从第一半导体器件传送到第二半导体器件;以及在第二半导体器件处接收多个多位字。传送和接收可相对于相同的时钟同步。
上述为由所附权利要求书限定的本发明的非限制性内容。
附图说明
本专利申请的各种方面和实施方案将结合以下附图描述。应当理解,附图未必按比例绘制。多个附图中示出的项目在其示出的所有附图中以相同的参考标号表示。
图1为自动测试系统的框图,其中可应用一些实施方案;
图2为根据一些实施方案的实现单个时钟源同步串行器-解串器协议的系统的框图;
图3为根据一些实施方案的实现单个时钟源同步串行器-解串器协议的系统的示意图;
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