[发明专利]用于图案化的掩模蚀刻

说明书

硬掩模层被沉积在基板上方的特征层上。所述硬掩模层包含有机掩模层。在高于室温的第一温度下使用包含卤元素的第一气体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。在一个实施例中，将包含卤元素的气体供应到腔室。在第一温度下使用所述卤元素蚀刻基板上方的绝缘层上的有机掩模层，以形成开口而暴露出所述绝缘层的一部分。

本申请主张于2015年4月2日提出的、标题为“用于图案化的掩模蚀刻(MASK ETCHFOR PATTERNING)”的美国非临时专利申请No.14/677,890的优先权权益，将所述申请案以引用方式全部并入本文中。

技术领域

本发明的实施例涉及电子装置制造的领域、尤其涉及蚀刻用于图案化的掩模。

背景技术

缩小半导体器件的尺寸和提高半导体器件的整合度是目前半导体器件制造中的其中两个主要趋势。由于这些趋势的结果，形成半导体器件的单元的密度不断增加。半导体器件缩小到次微米的尺寸需要的是半导体器件的元件的例行制造也在次微米等级上进行。此外，为了提高器件的整合度，可以将形成半导体器件的半导体结构堆叠在彼此的顶部上。通常情况下，三维(3D)系统是指通过堆叠晶片、芯片、或上述两者并使用通孔将它们垂直互相连接而以比传统的二维工艺降低的功率和较小的占地面积实现性能改良所制造的系统。

一般来说，等离子体蚀刻是一种用以制造集成电路的等离子体处理的形式。等离子体蚀刻通常涉及被射击在晶片的适当气体混合物的辉光放电(等离子体)的高速流。等离子体可以含有离子、中性原子及自由基。通常情况下，芯片是使用许多的薄膜层制成。这些层中的每一层都可以使用决定所述层图案的掩模来形成。这个图案的精确度在制造芯片中十分关键。一般来说，硬掩模被用来蚀刻深的高深宽比(HAR)特征，这种蚀刻是传统光阻剂无法承受的。通常情况下，在蚀刻工艺期间，自由基与掩模材料反应并腐蚀掩模。结果，在蚀刻工艺期间无法保持掩模完整性，从而对半导体芯片制造中关键图案的精确度产生不利的影响。

为了保持掩模的完整性，传统用以蚀刻HAR特征的技术使用多个硬掩模层的厚堆叠。传统的硬掩模层堆叠缺乏透明度，使得用于掩模对准的标记变得无法看见，从而影响临界尺寸的可控性。传统硬掩模的沉积和蚀刻需要很长的处理时间，从而影响工艺效率，并增加制造成本。

发明内容

本发明的实施例包括用以蚀刻掩模以图案化特征用于电子装置制造的方法和设备。

在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述第一等离子体包含卤元素。

在一个实施例中，将包含有机掩模层的第一硬掩模层沉积在基板上方的特征层上。所述有机掩模层包含掺杂剂。在高于室温的第一温度下使用第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述第一等离子体包含卤元素。

在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用包含卤元素的第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。将第二硬掩模层沉积在所述第一硬掩模层上。使用第二等离子体在所述第二硬掩模层中形成开口。

在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用包含卤元素的第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述特征层包含一个或更多个绝缘层、一个或更多个导电层、一个或更多个半导体层、或上述层的任意组合。

在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述第一等离子体包含卤元素、氧元素、或上述元素的任意组合。