[发明专利]用于电阻式存储器器件的电极结构

说明书

一种半导体器件包括形成在互连(104、108)上的电阻式存储器器件底部电极(118、120)。包括钴钨磷(CoWP)的、优选地通过无电沉积形成的底部电极特别适合于磁性隧道结MRAM器件(126、128)。

优先权声明

本申请要求于2015年2月24日提交的共同拥有的美国非临时专利申请No.14/630,438的优先权，其全部内容通过引用明确地并入本文。

技术领域

本公开总体上涉及电阻式存储器器件。

背景技术

技术的进步已经产生了更小和更强大的计算设备。例如，目前存在各种便携式个人计算设备，包括无线计算设备，诸如便携式无线电话、个人数字助理(PDA)、平板计算机和寻呼设备，这些设备体积小、重量轻且易于用户携带。很多这样的计算设备包括被包含其中的其他设备。例如，无线电话还可以包括数字静态相机、数字视频相机、数字记录器和音频文件播放器。此外，这样的计算设备可以处理可执行指令，包括软件应用，诸如可以用于访问因特网的网络浏览器应用、以及利用静态或视频相机并且提供多媒体播放功能的多媒体应用。

无线设备可以包括用于存储数据的电阻式存储器器件。例如，无线设备可以包括可操作为存储数据的磁性随机存取存储器(MRAM)和/或可操作为存储数据的电阻式随机存取存储器(RRAM)。对于MRAM技术，磁性隧道结(MTJ)器件的电阻可以指示特定位单元的逻辑状态。MTJ器件可以与互连层级(例如，半导体器件中的铜层)集成，并且底部电极结构可以将MTJ器件与互连层级(例如，铜层)分离。底部电极可以起到保护MTJ器件免于劣化的作用。形成MTJ器件可以包括图案化步骤、蚀刻步骤和可能劣化互连层级(例如，铜)的膜生长条件。

通常，与MTJ结构的尺寸相比，底部电极的厚度可能相对较大。底部电极的相对较大的厚度可以在MTJ器件的形成期间保护互连层级免受图案化步骤、蚀刻步骤和膜生长的影响。然而，随着技术进步产生尺寸更小的技术节点(例如，使用亚14纳米(nm)工艺及以下)，挑战变为使底部电极与这些技术节点的收缩的空间相适应。

通常，MTJ堆叠材料沉积在平坦的晶片表面上。这导致在金属和不透明的MTJ堆叠被沉积之后与晶片上的现有的图案对准的这一挑战。实现光刻对准的通常已知的技术可以包括蚀刻某些对准标记地形以及去除预先存在的对准标记上方的部分或全部MTJ堆叠。这两种方法都需要附加的光刻掩模层级和附加的蚀刻步骤，这增加了制造成本并且降低了产量。

发明内容

公开了用于形成用于电阻式存储器器件的浅底部电极结构的技术。例如，为了支持亚14nm工艺，该底部电极与厚度为50nm或更大的传统的底部电极相比可以相对较薄(例如，大约10-20nm)。半导体器件可以包括通过电介质被分离的多个互连层(例如，铜部分)。例如，互连层可以对应于第五金属层(M5)或第六金属层(M6)。盖层可以沉积在电介质之上和互连层之上，并且薄氧化物层可以沉积在盖层之上。

光致抗蚀剂可以沉积在半导体器件上方，并且可以应用光刻工艺以清除在半导体器件的选择部分上方的光致抗蚀剂材料。半导体器件的选择部分可以包括在电阻式存储器(MRAM或RRAM)器件下方的区域和对准标记。在图案化光致抗蚀剂之后，可以进行蚀刻工艺以暴露互连层。在进行蚀刻工艺之后，可以去除光致抗蚀剂。底部电极可以使用无电沉积来形成在暴露的互连层之上。底部电极可以包括钴钨磷(CoWP)。相当薄的底部电极(例如，在大约10-20nm之间)可以用于亚14nm工艺，主要由沉积时间决定。通过优化无电沉积工艺的电化学特性，可以在暴露的金属表面上发生CoWP沉积。可以沉积附加层，并且可以根据MTJ或RRAM器件沉积要求来实施附加的工艺步骤。在形成底部电极之后，可以在底部电极之上形成电阻式存储器器件(例如，MRAM器件或RRAM器件)。

在特定方面，一种半导体器件包括互连层和电阻式存储器器件的底部电极。底部电极耦合到互连层，并且底部电极包括钴钨磷(CoWP)。