[发明专利]形成具有高k电荷俘获层的方法

说明书

本文公开了包含具有高k电荷存储区域的存储器单元的非易失性存储器件，以及其制造方法。电荷存储区域具有三层或更多层的电介质材料。至少一层是高k材料。(多个)高k层具有比Si₃N₄更高的陷阱密度。电荷存储区域中的高k电介质增强了与存储器单元沟道的电容耦合，其可以改善存储器单元电流、编程速度和擦除速度。电荷存储区域具有高‑低‑高的导带偏移，其可以改善数据保持。电荷存储区域具有低‑高‑低的价带偏移，其可以改善擦除。

技术领域

本技术涉及非易失性存储器。

背景技术

一种类型的非易失性存储器单元使用电荷俘获区域以存储信息。作为一个示例，存储器单元是具有相邻于存储器单元沟道的薄膜的堆叠体的晶体管。在离开沟道的方向上移动，存在隧道电介质、电荷俘获区域、阻挡氧化物以及控制栅极。通过从存储器单元进入电荷俘获区域的注入电子对存储器单元进行编程，该注入电子被俘获并且存储于电荷俘获区域。然后，该存储的电荷以可检测的方式改变单元的阈值电压。单元可以通过从沟道进入电荷俘获区域的注入空穴来擦除，在电荷俘获区域中注入空穴与电子重新结合，并且从而“消除”或减少存储的电荷。单元也可以通过来自电荷俘获区域的析出电子来擦除，例如，通过施加电场使得电子从电荷俘获区域隧穿至沟道。单元可以由以上两个机制的结合来擦除。

附图说明

相似编号的元件指代不同的图中的公共部件。

图1是NAND串的电路表示。

图2A描绘了在半导体基板上形成的2D NAND串的截面图。

图2B示出了来自图2A的存储器单元318的一个实施例的其他细节。

图2C是3D堆叠的非易失性存储器器件的透视图。

图3A描绘了包含U形NAND串的图2C的区块BLK0的实施例。

图3B描绘了图3A的NAND串的SetA0的图3A的3D非易失性存储器器件的区块的截面图。

图4A描绘了包含直线NAND串的图2C的区块BLK0的实施例。

图4B描绘了具有直线串的图4A的3D非易失性存储器器件的区块的截面图。

图4C描绘了具有直线串的3D非易失性存储器器件的区块的截面图。

图5A描绘了图4C的列C0的区域669的近视图，示出了漏极侧选择晶体管SGD0和存储器单元MC6，0。

图5B描绘了图5A的列C0的截面图。

图6A和图6B描绘了图5A和图5B的替代实施例。

图7A示出了阻挡层、电荷俘获层、隧道电介质层以及半导体沟道的一个实施例的其他细节。

图7B示出了一个实施例的半导体沟道与位线和源极线之间的电连接。

图8A是存储器单元的一个实施例的能带图。

图8B是在编程下的存储器单元的一个实施例的能带图。

图8C是在擦除下的存储器单元的一个实施例的能带图。

图8D是示出改善的数据保持的存储器单元的一个实施例的能带图。

图9A是存储器单元的一个实施例的能带图。

图9B是存储器单元的一个实施例的能带图，其中电荷存储层中的两层为高k电介质，而电荷存储层中的一层是中k电介质。

图9C是存储器单元的一个实施例的能带图，其中电荷存储层中的三层是高k电介质。

图9D是存储器单元的一个实施例的能带图，其中电荷存储层中的三层是高k电介质。