[发明专利]含有铈土颗粒的抛光组合物及使用方法

说明书

本发明提供包括湿法铈土颗粒及水性载剂的化学机械抛光组合物，所述湿法铈土颗粒具有约25nm至约150nm的中值粒度及约300nm或更高的粒度分布。本发明还提供使用该抛光组合物抛光基板、尤其是包含硅层的基板的方法。

背景技术

在集成电路及其它电子器件的制造中，多个导电、半导电及介电的材料层沉积至基板表面上或自基板表面移除。随着材料层依序地沉积至基板上及自基板移除，基板的最上部表面可变得非平坦且需要进行平坦化。对表面进行平坦化或对表面进行“抛光”是这样的工艺，其中，自基板的表面移除材料以形成总体上均匀平坦的表面。平坦化可用于移除不合乎期望的表面形貌(topography)及表面缺陷，诸如粗糙表面、经团聚的材料、晶格损伤、刮痕、以及受污染的层或材料。平坦化也可用于通过移除过量的沉积材料而在基板上形成特征，该沉积材料用于填充所述特征并提供用于后续的加工及金属化水平的均匀表面。

用于对基板表面进行平坦化或抛光的组合物及方法在本领域中是公知的。化学机械平坦化或化学机械抛光(CMP)是用于使基板平坦化的常用技术。CMP采用被称为CMP组合物或更简单地被称为抛光组合物(也被称作抛光浆料)的化学组合物以用于自基板选择性地移除材料。典型地，通过使基板的表面与饱含抛光组合物的抛光垫(例如，抛光布或抛光盘)接触而将抛光组合物施加至基板。典型地，通过抛光组合物的化学活性和/或悬浮于抛光组合物中或结合到抛光垫(例如，固定研磨剂式抛光垫)中的研磨剂的机械活性而进一步辅助基板的抛光。

随着集成电路尺寸的减小以及芯片(chip)上的集成电路数目的增加，构成所述电路的组件必须更近地安置在一起以便符合典型的芯片上可用的有限空间。电路之间的有效隔离对于确保最佳半导体效能而言是重要的。为此，将浅沟槽蚀刻至半导体基板中且用绝缘材料填充以隔离该集成电路的有源(active)区域。更特定而言，浅沟槽隔离(STI)是这样的制程，其中，在硅基板上形成硅氮化物层，经由蚀刻或光刻形成浅沟槽，且沉积介电层以填充沟槽。由于以此方式形成的沟槽的深度变化，典型地需要在基板的顶部上沉积过量的介电材料以确保所有沟槽的完全填充。介电材料(例如硅氧化物)与基板的下方表面形貌相符。因此，基板表面的特征在于沟槽之间的上覆氧化物的凸起区域，其被称为图案氧化物。图案氧化物的特征在于位于沟槽外的过量氧化物介电材料的台阶高度。典型地，通过CMP制程移除过量的介电材料，这另外提供平坦表面以用于进一步加工。由于图案氧化物被磨除且接近表面的平坦度，则氧化物层被称为毯覆式氧化物。

抛光组合物可根据其抛光速率(即，移除速率)及其平坦化效率进行表征。抛光速率是指自基板表面移除材料的速率且通常根据长度(厚度)单位/时间单位(例如，埃分钟)表示。平坦化效率涉及台阶高度减少与自基板移除的材料量。特定而言，抛光表面(例如抛光垫)首先接触表面的“高点”且必须移除材料以形成平坦表面。在较少材料移除的情况下导致实现平坦表面的制程被认为比需要移除更多材料以实现平坦度的制程更有效。

通常，硅氧化物图案的移除速率可被限速以用于STI制程中的介电抛光步骤，且因此需要硅氧化物图案的高移除速率以提高器件产量。然而，若毯覆式移除速率过快，则位于所暴露出的沟槽中的氧化物的过度抛光导致沟槽侵蚀及提高的器件缺陷率。

仍需要提供有用的移除速率同时还提供改善的平坦化效率的用于对硅基板、尤其是含硅氧化物的基板进行化学机械抛光的组合物及方法。本发明提供这样的抛光组合物及方法。本发明的这些及其它优势以及其它的发明特征将自本文中所提供的本发明的描述而明晰。

发明内容

本发明提供化学机械抛光组合物，其包含(a)具有约25nm至约150nm的中值粒度及约300nm或大于300nm的粒度分布的湿法铈土(氧化铈，ceria)颗粒，及(b)水性载剂。