[发明专利]用于抑制对闪存存储器系统中的未被选择的位线进行编程的方法和设备

说明书

本发明公开了用于抑制对耦接至未被选择的位线的存储器单元的编程同时对耦接至闪存存储器阵列中的所选择的位线的存储器单元进行编程的各种实施方案。还公开了用于在耦接至闪存存储器阵列中的所选择的位线的存储器单元的编程期间补偿泄漏电流的各种实施方案。

相关专利申请

本专利申请要求于2015年3月31日提交的标题为“METHOD AND APPARATUS FORINHIBITING THE PROGRAMMING OF UNSELECTED BITLINES IN A FLASH MEMORY SYSTEM（用于抑制对闪存存储器系统中的未被选择的位线进行编程的方法和设备）”的美国临时申请No. 62/141,082的权益，该美国临时申请以引用方式并入本文。

技术领域

本发明涉及非易失性存储器阵列。

背景技术

分裂栅非易失性闪存存储器单元是熟知的。示例性非易失性分裂栅存储器单元被示于图33中。该存储器单元包括第一导电类型（诸如P型）的半导体衬底10。该衬底具有在其上形成第二导电类型（诸如N型）的第一区域17（也被称为源极线SL）的表面。也为N型的第二区域18（也被称为漏极线）被形成在衬底的表面上。第一区域和第二区域之间为沟道区域22。位线BL 20被连接至第二区域18。字线WL 26被定位在沟道区域22的第一部分上方并与其绝缘。字线26几乎不与或完全不与第二区域18重叠。浮栅FG 12位于沟道区域22的另一部分上方。浮栅12与该另一部分绝缘并与字线26相邻。浮栅12还与第一区域17相邻。浮栅12可与第一区域17重叠，以提供该区域到浮栅12的耦接。耦合栅CG 14（也被称为控制栅）位于浮栅12上方并与其绝缘。擦除栅EG 16位于第一区域17上方并与浮栅12和耦合栅14相邻，并且与该浮栅和该耦合栅绝缘。浮栅12的顶部拐角可指向T形擦除栅16的内侧拐角，以提高擦除效率。擦除栅16也与第一区域17绝缘。单元在USP 7,868,375中进行更为具体的描述，该专利的公开内容全文以引用方式并入本文。

非易失性存储器单元的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim)对单元进行擦除，方法是在擦除栅16上施加高电压，其中其他端子等于零伏。电子从浮栅12隧穿到擦除栅16中，使得浮栅12带正电，从而在读取条件下接通单元。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元进行编程，方法是在耦合栅14上施加高电压，在源极线17上施加高电压，在擦除栅16上施加中电压，以及在位线20上施加编程电流。流过字线26与浮栅12之间的间隙的电子的一部分获得足够的能量以注入到浮栅12中，从而使得浮栅12带负电，从而在读取条件下关断该单元。所得的单元编程状态被称为‘0’状态。

图33的存储器单元的一组示例性操作参数被示于图34中。

图33的存储器单元的另一组示例性操作参数被示于图35中。

图33的存储器单元的另一组示例性操作参数被示于图36中。

包括图33所示类型的存储器单元的闪存存储器系统的示例性布局被示于图37中。

在现有技术系统中，通常成对地形成共享某些部件的存储器单元。例如，美国专利6,747,310公开了此类存储器单元，该存储器单元具有在其间限定沟道区域的源极区域和漏极区域；位于沟道区域的一部分上方的选择栅；位于沟道区域的另一部分上方的浮栅；以及位于源极区域上方的擦除栅。共享共同源极区域和共同擦除栅存储器单元成对地形成，其中每个存储器单元在衬底中具有其自身的在源极区域和漏极区域之间延伸的沟道区域（即，对于每对存储器单元存在两个单独的沟道区域）。以给定列连接用于存储器单元的全部控制栅的线垂直地延伸。对于连接擦除栅和选择栅的线以及源极线同样如此。连接用于存储器单元的每行的漏极区域的位线水平地延伸。