[发明专利]差动输出电路

权利要求书

1.一种差动输出电路，具备：

接受彼此反相的差动输入信号的第一输入晶体管以及第二输入晶体管；

n级的第一级联晶体管，与所述第一输入晶体管进行级联连接；以及

n级的第二级联晶体管，与所述第二输入晶体管进行级联连接，

在将与所述第一输入晶体管的漏极连接的所述第一级联晶体管设为第1级的第一级联晶体管、将与所述第一输入晶体管连接的最远的所述第一级联晶体管设为第n级的第一级联晶体管、将与所述第二输入晶体管的漏极连接的所述第二级联晶体管设为第1级的第二级联晶体管、将与所述第二输入晶体管连接的最远的所述第二级联晶体管设为第n级的第二级联晶体管的情况下，所述第一级联晶体管的第k级的栅极与所述第二级联晶体管的第k级的栅极连接，

所述差动输出电路，还具备：

第一输出端子，与所述第n级的第一级联晶体管的漏极连接；

第二输出端子，与所述第n级的第二级联晶体管的漏极连接；

中间电位生成电路，将所述第一输出端子的电位与所述第二输出端子的电位的中间电位提供到所述第n级的第一级联晶体管的栅极以及所述第n级的第二级联晶体管的栅极；以及

分压电路，将所述中间电位被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的第一级联晶体管的栅极至所述第1级的第一级联晶体管的栅极，其中，n为2以上的自然数，1≤k≤n，

所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管是，N型的MOS晶体管，

所述差动输出电路还具备，P型的基板，

在所述基板，形成有成为所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管各自的源极或漏极的扩散区域，

在所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管的所述扩散区域的下部，形成有浮置状态的电位分离用N阱。

2.一种差动输出电路，具备：

接受彼此反相的差动输入信号的第一输入晶体管以及第二输入晶体管；

n级的第一级联晶体管，与所述第一输入晶体管进行级联连接；以及

n级的第二级联晶体管，与所述第二输入晶体管进行级联连接，

在将与所述第一输入晶体管的漏极连接的所述第一级联晶体管设为第1级的第一级联晶体管、将与所述第一输入晶体管连接的最远的所述第一级联晶体管设为第n级的第一级联晶体管、将与所述第二输入晶体管的漏极连接的所述第二级联晶体管设为第1级的第二级联晶体管、将与所述第二输入晶体管连接的最远的所述第二级联晶体管设为第n级的第二级联晶体管的情况下，所述第一级联晶体管的第k级的栅极与所述第二级联晶体管的第k级的栅极连接，

所述差动输出电路，还具备：

第一输出端子，与所述第n级的第一级联晶体管的漏极连接；

第二输出端子，与所述第n级的第二级联晶体管的漏极连接；

中间电位生成电路，将所述第一输出端子的电位与所述第二输出端子的电位的中间电位提供到所述第n级的第一级联晶体管的栅极以及所述第n级的第二级联晶体管的栅极；以及

分压电路，将所述中间电位被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的第一级联晶体管的栅极至所述第1级的第一级联晶体管的栅极，其中，n为2以上的自然数，1≤k≤n，

所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管是，N型的MOS晶体管，

所述差动输出电路还具备，P型的基板，

在所述基板，形成有成为所述第一输入晶体管、所述第二输入晶体管、所述n级的第一级联晶体管以及所述n级的第二级联晶体管各自的源极或漏极的扩散区域，

在所述第一输入晶体管以及所述第二输入晶体管的所述扩散区域的下部，形成有被提供了所述第一输入晶体管以及所述第二输入晶体管的源极电位的P型阱，

在所述第k级的第一级联晶体管的所述扩散区域的下部，形成有被提供了所述第k级的第一级联晶体管的源极电位的第k个第一P型阱，

在所述第k级的第二级联晶体管的所述扩散区域的下部，形成有被提供了所述第k级的第二级联晶体管的源极电位的第k个第二P型阱，

第1个至第n个的所有的所述第一P型阱被形成为彼此分离，

第1个至第n个的所有的所述第二P型阱被形成为彼此分离。