[发明专利]差动输出电路

说明书

差动输出电路(1)，具备：输入晶体管(ML以及MR)，接受差动输入信号；n级的级联晶体管(n≥2)，与该输入晶体管进行级联连接；输出端子(OUTP以及OUTN)，与第n级的级联晶体管的漏极连接；中间电位生成电路(10)，将输出端子(OUTP)的电位与输出端子(OUTN)的电位的中间电位Vc1提供到第n级的级联晶体管的栅极；以及分压电路(11)，将中间电位Vc1被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的级联晶体管的栅极至第1级的级联晶体管的栅极。

技术领域

本发明涉及，差动输出电路。

背景技术

近几年，对于在电子设备之间处理的数据通信速度的高速化以及电路的低消耗电力的需求越来越高。为了对应这样的需求，对于被配置在电子设备间的数据通信电路，利用有利于开关速度以及消耗电力的低耐压的晶体管是有效的。

对此，例如，作为HDMI(注册商标)(High Definition Multimedia Interface)等的输出缓冲器利用的差动输出电路是，漏极开路，被构成为从外部施加3.3V的终止电压。在此，以往，针对利用高耐压晶体管的差动输出电路的结构，在适用低耐压晶体管的情况下，会产生对过电压的可靠性的问题。

专利文献1中公开，具有差动输入对晶体管的漏极，分别与级联晶体管连接的结构的数据通信电路。一方的级联晶体管的栅极，被提供另一方的级联晶体管的漏极电压。根据该级联晶体管的连接结构，各个晶体管的端子间电位差变小。据此，即使对需要高耐压的数据通信电路使用低耐压晶体管，也能够提高对过电压的耐久性。并且，向级联晶体管的栅极提供的偏置电压是从输出端子提供的，因此，即使在差动输出电路的内部的电压比输出端电压低的情况下，也提供适当的偏置电压，保护低耐压晶体管不受过电压的影响。

(现有技术文献)

(专利文献)

专利文献1：日本专利第5385711号公报

然而，在专利文献1的数据通信电路中，动态地工作的输出端子分别与级联晶体管的栅极连接。因此，存在的课题是，级联晶体管的寄生电容(栅极输入电容)成为差动输出电路的负荷电容的一部分，妨碍电路工作的进一步的高速化。并且，级联晶体管为一级，因此，在适用于更需要高耐压的电路的情况下，对向晶体管的过电压的耐性不充分。进而，在为了对应工作速度的高速化以及低消耗电力化，而使用更低电源电压、更低耐压的晶体管的情况下，对晶体管的过电压的耐性不充分，难以提供可靠性高的电路。

发明内容

鉴于所述课题，本发明的目的在于，利用低耐压的晶体管，提供具有高耐压性、高速性以及低消耗电力的差动输出电路。

为了解决所述课题，本公开的形态之一涉及的差动输出电路，其中，具备：接受彼此反相的差动输入信号的第一输入晶体管以及第二输入晶体管；n级的第一级联晶体管，与所述第一输入晶体管进行级联连接(n为2以上的自然数)；以及n级的第二级联晶体管，与所述第二输入晶体管进行级联连接，在将与所述第一输入晶体管的漏极连接的所述第一级联晶体管设为第1级的第一级联晶体管、将与所述第一输入晶体管连接的最远的所述第一级联晶体管设为第n级的第一级联晶体管、将与所述第二输入晶体管的漏极连接的所述第二级联晶体管设为第1级的第二级联晶体管、将与所述第二输入晶体管连接的最远的所述第二级联晶体管设为第n级的第二级联晶体管的情况下，所述第一级联晶体管的第k级(1≤k≤n)的栅极与所述第二级联晶体管的第k级的栅极连接，所述差动输出电路，还具备：第一输出端子，与所述第n级的第一级联晶体管的漏极连接；第二输出端子，与所述第n级的第二级联晶体管的漏极连接；中间电位生成电路，将所述第一输出端子的电位与所述第二输出端子的电位的中间电位提供到所述第n级的第一级联晶体管的栅极以及所述第n级的第二级联晶体管的栅极；以及分压电路，将所述中间电位被分压为(n－1)阶段的各个分压电位，按照从电位高到低的顺序，提供到第(n－1)级的第一级联晶体管的栅极至所述第1级的第一级联晶体管的栅极。