[发明专利]可变长度指令处理模式

权利要求书

1.一种用于处理数据的设备，包括：

处理器，用于对存储在所述处理器的寄存器文件内并且由指令集的程序指令指定的操作数执行处理操作，所述处理器包括取回电路和耦合至所述取回电路的解码器电路，所述取回电路用于从存储器取回所述程序指令以供执行，所述解码器电路用于解码取回的所述程序指令，并且所述处理器至少以第一操作模式和第二操作模式进行操作，所述处理器在所述第一操作模式下使用第一组活动处理电路来对存储在所述寄存器文件内并且由所述指令集的程序指令指定的操作数执行处理操作，所述处理器在所述第二操作模式下使用第二组活动处理电路来对存储在所述寄存器文件内并且由所述指令集的程序指令指定的操作数执行所述处理操作的替代实现，所述第二组活动处理电路不同于所述第一组活动处理电路；其中，在取回所述程序指令并且解码取回的所述程序指令时：

所述处理器被配置为通过在所述第一操作模式和所述第二操作模式中的可选择的一个模式下进行操作来处理所述指令集内的16/32位程序指令的第一真子集；并且

所述处理器被配置为通过在所述第二操作模式下进行操作来处理所述指令集内的32/64位程序指令的第二真子集，

其中，在所述第一操作模式中所述第一真子集的所述16/32位程序指令是16位，并且在所述第二操作模式中所述第二真子集的所述32/64位程序指令是32位，或者在所述第一操作模式中所述第一真子集的所述16/32位程序指令是32位，并且在所述第二操作模式中所述第二真子集的所述32/64位程序指令是64位，并且

其中，所述第二组活动处理电路包括第一解码器电路以解码所述第一真子集的所述16/32位程序指令以及第二解码器电路以解码所述第二真子集的所述32/64位程序指令，并且所述第一组活动处理电路包括所述第一解码器电路并且不包括所述第二解码器电路。

2.根据权利要求1所述的设备，其中所述第一组活动处理电路具有至少一个不同于所述第二组活动处理电路的性能特征。

3.根据权利要求2所述的设备，其中所述至少一个性能特征包括以下中的一个或多个：

处理程序指令的每个指令的平均能耗；处理程序指令的每个指令的平均耗时；以及漏电功率。

4.根据权利要求1、2和3中任一项所述的设备，其中所述第一真子集包括N位程序指令，所述第二真子集包括M位程序指令，M大于N。

5.根据权利要求4所述的设备，其中所述第一组活动处理电路包括第一取回电路，所述第一取回电路使用以平均每周期第一数量的位进行取回的第一取回率从存储器取回程序指令，并且所述第二组活动处理电路包括第二取回电路，所述第二取回电路使用以平均每周期第二数量的位进行取回的第二取回率从存储器取回程序指令，所述第二取回率大于所述第一取回率。

6.根据权利要求5所述的设备，其中第一取回位宽是N位，第二取回位宽是M位。

7.根据权利要求5和6中任一项所述的设备，其中所述第一取回电路包括第一指令取回缓冲器，所述第二取回电路包括第二指令取回缓冲器，并且所述第一指令取回缓冲器具有比所述第二指令取回缓冲器低的指令存储容量。

8.根据权利要求1、2和3中任一项所述的设备，其中所述第一真子集不包括浮点程序指令，并且所述第二真子集包括浮点指令。

9.根据权利要求8所述的设备，其中所述第二组活动处理电路包括浮点处理电路，并且所述第一组活动处理电路不包括所述浮点处理电路。

10.根据权利要求9所述的设备，其中所述浮点处理电路在所述第一操作模式下处于低功率状态，在所述第二操作模式下处于高功率状态。

11.根据权利要求1所述的设备，其中所述第二解码器电路在所述第一操作模式下处于低功率状态，在所述第二操作模式下处于高功率状态。