[发明专利]碳化硅半导体基板、碳化硅半导体基板的制造方法、半导体装置及半导体装置的制造方法

说明书

碳化硅半导体基板包括：n⁺型碳化硅基板(1)；n型外延层(4)，设置于n⁺型碳化硅基板(1)的正面，且杂质浓度比n⁺型碳化硅基板(1)的杂质浓度低；n⁺型碳化硅缓冲层(2)，设置于n型外延层(4)的与n⁺型碳化硅基板(1)侧相反一侧的表面，且杂质浓度与n⁺型碳化硅基板(1)的杂质浓度为相同程度；以及n型漂移层(3)，设置于n⁺型碳化硅缓冲层(2)的与n⁺型碳化硅基板(1)侧相反一侧的表面，且杂质浓度比n⁺型碳化硅缓冲层(2)的杂质浓度低。

技术领域

本发明涉及一种碳化硅半导体基板、碳化硅半导体基板的制造方法、半导体装置及半导体装置的制造方法。

背景技术

在基板上外延生长碳化硅(SiC)而得到的外延晶片(碳化硅半导体基板，以下简称为基板)，存在许多晶体缺陷、转移，并且认为它们对碳化硅半导体装置的特性带来了不良影响。特别地，外延生长得到的层中的基面位错(BPD：BasalPlane Dislocation)在使半导体装置进行双极动作时扩展为堆垛层错，使电流难以流通，由此使半导体装置的导通电压上升，导致“双极劣化”的产生。

BPD在基板中以数百～数千个/cm²的密度存在。其大多数在外延生长过程中被转换为贯通刃型位错(TED：Threading Edge Dislocation)，但是在外延生长后BPD在基板中以1～100个/cm²的密度残留。在此情况下，在使由该基板制作(制造)的碳化硅半导体装置进行双极动作时，如果使电流过度流通，则基板内的BPD扩展，产生三角、带状的堆垛层错。

图6是拍摄在以往的碳化硅半导体基板产生的堆垛层错的光致发光而得到的俯视图。这是在使由以往的碳化硅半导体基板形成的pin(p-intrinsic-n：p本征n)二极管以600A/cm²的电流密度进行双极动作1小时左右之后，将阳极电极剥离，并在室温下使用420nm附近的带通滤波器，对基板进行了光致发光的测定而得到的结果。图6中示出了在基板内遍及基板的左右两端而延伸得较长的带状堆垛层错和多个三角形堆垛层错共同发光的状态。

作为产生带状堆垛层错、三角形堆垛层错的原因，可列举在基板中的电子-空穴的复合。为了抑制该复合，有如下技术，即通过将基板上的外延生长而得到的缓冲层加厚，来防止过剩的空穴向基板的注入(例如，参照非专利文献1)。

现有技术文献

非专利文献

非专利文献1：J.J.Sumakeris等，“双极型SiC半导体装置的正向电压稳定化的研究(Approaches to Stabilizing the Forward Voltage of Bipolar SiC Devices)”，(美国)，材料科学论坛(Materials Science Forum)，网上第457-460卷，2004年p.1113-1116

发明内容

技术问题

然而，厚的缓冲层的成膜导致由外延生长的处理能力下降而引起的成本增大、由缺陷密度增加而引起的成品率下降以及基板的电阻增大。因此，提出了通过将杂质浓度与基板为相同程度的缓冲层进行成膜，从而即使抑制缓冲层的厚度并且以大电流进行双极动作，也能够有效地抑制基板内的三角、带状堆垛层错的产生的碳化硅半导体基板(以下，简称为堆垛层错抑制半导体基板)。

图7是示出堆垛层错抑制半导体基板的构成的截面图。如图7所示，堆垛层错抑制基板在n⁺型碳化硅基板1的第一主面(正面)、例如(0001)面(Si面)，沉积有n⁺型碳化硅缓冲层2。