[发明专利]NAND存储器的浅沟槽隔离沟槽及方法

说明书

提供了一种包含存储器单元区域和外围区域的NAND存储器。该外围区域包含设置在衬底上的浅沟槽隔离沟槽。该浅沟槽隔离沟槽包含第一顶表面以及第二顶表面。该第二顶表面的高度和该第一顶表面的高度之间的差值小于预定值Δ_MAX。

背景技术

本公开的实施例指向诸如非易失性存储器的高密度半导体器件，以及形成该器件的方法。

在大多数集成电路应用中，被分配用于实现各种集成电路功能的衬底区域持续减少。例如，半导体存储器器件及其制造工艺正持续发展，以满足增加可储存在给定硅衬底区域内的数据数量的需求。这些需求寻求增加给定尺寸存储器卡或其它类型封装体的储存容量和/或减少他们的尺寸。

包含闪速EEPROM和电可编程只读存储器(EPROM)的电可擦除可编程只读存储器(EEROM)是最流行的非易失性半导体存储器。一种流行的闪速EEPROM架构利用具有大量存储器单元串的NAND阵列，该存储器单元串通过一个或多个选择晶体管在单独的位线和公共源极线之间连接。图1是单个NAND串的俯视图，并且图2是其等效电路。

如图1和图2所描绘的NAND串包含在第一选择栅极120和第二选择栅极122之间串联的四个晶体管100、102、104和106。选择栅极120经由位线接触126连接NAND串到位线。选择栅极122经由源极线接触128连接NAND串到公共源极线。晶体管100、102、104和106中的每一个是单独的储存元件并且包含控制栅极和浮置栅极。

例如，晶体管100包含控制栅极lOOCG和浮置栅极100FG，晶体管102包含控制栅极102CG和浮置栅极102FG，晶体管104包含控制栅极104CG和浮置栅极104FG，并且晶体管106包含控制栅极106CG和浮置栅极106FG。控制栅极l00CG被连接到字线WL3，控制栅极102CG被连接到字线WL2，控制栅极104CG被连接到字线WL1，并且控制栅极106CG被连接到字线WL0。

注意尽管图1和图2展示出NAND串中的四个存储器单元，四个晶体管的使用仅作为示例提供。NAND串可以具有少于四个存储器单元或多于四个存储器单元。例如，一些NAND串将包含8个存储器单元、16个存储器单元、32个存储器单元或更多。

电流闪速EEPROM阵列的电荷储存元件是通常由掺杂多晶硅材料形成的最常导电的浮置栅极，或者包含多晶硅材料(掺杂或未掺杂的)和金属层的双重浮置栅极堆叠体，该双重浮置栅极堆叠体具有分离金属层和多晶硅材料层的电介质材料。闪速EEPROM系统中的存储器单元的其它类型可以利用非导电电介质材料替代导电浮置栅极，以形成能够以非易失性方式储存电荷的电荷储存元件。

随着对集成电路应用中更高密度的需求的增加，制造工艺已经发展到降低电路元件的最小特征尺寸(诸如晶体管的栅极和沟道区域)。然而，现有制造技术可能不足以制造这些集成器件。

附图说明

图1是NAND串的俯视图。

图2是图1中描绘的NAND串的等效电路图。

图3是NAND闪存阵列的部分的平面图。

图4是沿着图3中所描绘的闪存阵列的部分的线A-A的正交截面图。

图5是两个NAND串的一对四个字线长部分的三维图。

图6A是闪存器件的外围区域的部分的截面图。

图6B和6C是图6A的截面图部分的放大图。

图7A-7R是闪存器件的外围区域的示例性制造期间的衬底的部分的截面图。

图8A-8P2是闪存器件的外围区域的另一示例性制造期间的衬底的部分的截面图。

图9是描绘存储器系统的示例的框图。

具体实施方式