[发明专利]含有存储器区块电桥的三维存储器器件

说明书

单片三维存储器器件包含含有位于基板上的多个存储器子区块的第一存储器区块。每个存储器子区块包含存储器堆叠体结构的集和交替层的横向围绕存储器堆叠体结构的集的部分。交替层包含绝缘层和导电层。相邻存储器子区块的对的第一部分沿第一水平方向由背侧接触通孔结构相互横向地间隔。交替层的子集在相邻存储器子区块的对的第二部分之间连续地延伸，穿过沿着第二水平方向横向地间隔开的背侧接触通孔结构的两个部分之间的电桥区域中的间隙，以在相邻存储器子区块的对之间提供连接部分。

相关申请的交叉引用

本申请要求于2015年8月11日提交的序列号为14/823,274的美国非临时申请的优先权，前述申请的全部内容通过引用并入本文。

技术领域

本公开总体上涉及半导体器件的领域，并且具体而言，涉及诸如垂直NAND串的三维半导体器件以及其制造方法。

背景技术

在T.Endoh等的发表于IEDM Proc.(2001)33-36的标题为“Novel Ultra HighDensity Memory With A Stacked-Surrounding Gate Transistor(S-SGT)StructuredCell”的文章中公开了每单元具有一个位的三维垂直NAND串。

发明内容

根据本公开的方面，单片三维存储器器件包含含有位于基板上的多个存储器子区块的第一存储器区块。每个存储器子区块包含存储器堆叠体结构的集和交替层的横向围绕存储器堆叠体结构的集的部分。交替层包含绝缘层和导电层。相邻存储器子区块的对的第一部分沿第一水平方向由背侧接触通孔结构相互横向地间隔。交替层的子集在相邻存储器子区块的对的第二部分之间连续地延伸，穿过沿着第二水平方向横向地间隔开的背侧接触通孔结构的两个部分之间的电桥区域中的间隙，以在相邻存储器子区块的对之间提供连接部分。

根据本公开的另一个方面，提供了制造存储器器件的方法。该方法包含在基板之上形成包括绝缘层和间隔体材料层的交替层的堆叠体，在交替层的堆叠体中形成存储器堆叠体结构，以及形成背侧接触沟槽。背侧接触沟槽包括第一和第二部分，其中基板的顶表面被物理暴露，使得第一和第二部分被由交替层的子集所填充的间隙分离。该方法还包括在背侧接触沟槽内形成背侧接触通孔结构，使得背侧接触沟槽的第一部分中的背侧接触通孔结构的第一部分电连接到位于背侧接触沟槽的第二部分中的背侧接触通孔结构的第二部分。

附图说明

图1A是根据本公开的实施例的在形成包含多个材料层的交替层和延伸穿过堆叠体的存储器开口的堆叠体之后的示例性结构的垂直截面图。

图1B是根据本公开的实施例的图1A的示例性结构的俯视图。垂直平面A-A’对应于图1A的垂直截面图的平面。

图2A-2H是根据本公开的实施例的在用于形成存储器堆叠体结构的各种工艺步骤期间的示例性结构内的存储器开口的顺序的垂直截面图。

图3是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。

图4是根据本公开的实施例的在形成可选的第一接触级电介质层之后的示例性结构的垂直截面图。

图5A是根据本公开的实施例的在形成阶梯式的台阶之后的示例性结构的垂直截面图。

图5B是根据本公开的实施例的带有存储器堆叠体结构的区域的注解的图5A的示例性结构的俯视图。垂直平面A-A’对应于图5A的垂直截面图的平面。

图5C是图5B的示例性结构沿着垂直平面C-C’的垂直截面图。

图5D是图5B的示例性结构沿着垂直平面D-D’的垂直截面图。

图5E是图5B的示例性结构沿着垂直平面E-E’的垂直截面图。