[发明专利]用于高速存储器接口的低功率时钟定时

权利要求书

1.一种用于操作耦合存储器设备和存储器控制器的通信接口的方法，包括：

向所述存储器设备传送具有第一频率的第一时钟信号；

使用所述第一时钟信号来控制至所述存储器设备的命令在所述通信接口的命令总线上的传输；

在第一操作模式中使用所述第一时钟信号来控制第一数据在所述通信接口的数据总线上的传输；以及

在第二操作模式中，

向所述存储器设备传送具有大于所述第一频率的第二频率的第二时钟信号，以及

使用所述第二时钟信号来控制第二数据在所述数据总线上的传输，其中，所述第二时钟信号在所述第一操作模式中被抑制。

2.如权利要求1所述的方法，其中，所述第一时钟信号由所述存储器控制器提供并且被用于在所述第一操作模式中和所述第二操作模式中控制至所述存储器设备的命令在所述命令总线上的传输，并且其中，所述第二时钟信号由所述存储器控制器提供。

3.如权利要求1所述的方法，其中，所述第一数据是由所述存储器控制器传送给所述存储器设备的。

4.如权利要求1所述的方法，其中，所述第一数据是由所述存储器设备传送给所述存储器控制器的。

5.如权利要求1所述的方法，其中，所述存储器控制器被实施在应用处理器中。

6.如权利要求1所述的方法，其中，所述存储器控制器被实施在片上系统(SoC)设备中。

7.如权利要求1所述的方法，进一步包括：

生成低速时钟信号；以及

基于训练信息来相移所述低速时钟信号以获得所述第一时钟信号。

8.如权利要求1所述的方法，进一步包括：

在所述第二操作模式中生成高速时钟信号；

向所述高速时钟信号施加第一延迟以获得高速读时钟信号，其中，所述第一延迟是基于训练信息来配置的；

向所述高速时钟信号施加第二延迟以获得高速写时钟信号，其中，所述第二延迟是基于所述训练信息来配置的；

在所述第二操作模式中的存储器读操作期间，选择所述高速读时钟信号以作为所述第二时钟信号传输至所述存储器设备；以及

在所述第二操作模式中的存储器写操作期间，选择所述高速写时钟信号以作为所述第二时钟信号传输至所述存储器设备。

9.如权利要求1所述的方法，其中，所述存储器控制器包括时钟和数据恢复(CDR)电路，所述CDR电路部分地基于所述数据总线上的信令状态的转变来提供采样时钟。

10.如权利要求9所述的方法，其中，所述存储器设备包括被配置成当从所述存储器设备读取的两个或更多个字节的数据相同时提供所述数据总线上的信令状态的转变的逻辑。

11.如权利要求1所述的方法，其中，所述第二频率是所述第一频率的至少两倍。

12.如权利要求1所述的方法，其中，所述第一频率不超过所述第二频率的四分之一。

13.如权利要求1所述的方法，进一步包括：

将一个或多个线驱动器或接收机配置成在所述第二操作模式中作为差分线驱动器来操作；以及

将所述一个或多个线驱动器或接收机配置成在所述第一操作模式中作为单端线驱动器来操作。