[发明专利]用于高速存储器接口的低功率时钟定时

说明书

公开了用于自适应通信接口中的方法、装置和系统。提供了一种自适应通信接口，其中，在高速操作模式中提供的高速时钟在低功率操作模式中被抑制。在低功率操作模式中，低速命令时钟用于存储器设备与片上系统、应用处理器或其他设备之间的数据传递。一种用于操作自适应通信接口的方法可包括：使用第一时钟信号来控制至存储器设备的命令在命令总线上的传输。在第一操作模式中，第一时钟信号控制在自适应通信接口上的数据传输。在第二操作模式中，第二时钟信号控制在自适应通信接口上的数据传输。第二时钟信号的频率可大于第一时钟信号的频率。

相关申请的交叉引用

本申请要求于2015年7月14日在美国专利商标局提交的美国临时申请No.62/192,235、以及于2016年7月7日在美国专利商标局提交的非临时申请No.15/204,755的优先权和权益，这些申请的全部内容通过援引纳入于此。

技术领域

本公开一般涉及用于高速集成电路设备的时钟生成电路，尤其涉及在高速存储器设备中提供低功率时钟定时。

背景

在处理电路中使用并在图形存储器卡中提供的存储器设备的制造商以及此类存储器设备的用户经历对存储器密度和速度的需求的持续增加。制造商和片上系统(SoC)供应商可通过增加存储器系统的操作频率来进行响应。例如，存在对增加双倍数据率(DDR)同步动态随机存取存储器(SDRAM)的操作频率的持续压力。例如，4.2吉比特每秒(Bbps)的第四代低功率DDR(LPDDR4)的标称操作频率可能不足以满足演进的应用需求。对于设计者还存在减小功耗、同时保持或增加与用于移动通信设备中的存储器设备相关联的数据率(例如，以便通过降低的功耗来减少电池耗尽)的持续压力。

以高速存储器作为示例，JEDEC固态技术联盟或电子器件工程联合委员会(JEDEC)已指定图形双倍数据率类型5(GDDR5)标准来为LPDDR4以及其它高速存储器设备和阵列(包括图形卡等等)提供高速接口。符合GDDR5标准的存储器设备可以每个写时钟(WCK)传递32比特宽的数据字。为了实现指定的吞吐量，存储器设备可在内部存储器核心处在两个时钟循环内执行256比特宽的写或读存取。这种存储器设备可在一系列半个WCK时钟循环上在I/O引脚处传递八个对应的32比特宽的字。

使用WCK时钟定时方案以满足更高的速度可增加I/O所需要的引脚数目以及在翻转WCK时消耗的功率。在一些实现中，可使用检错和纠错(EDC)信号来解决抖动和相位偏移，并且可以使用提供定时信息的数据总线反相信号来控制与在存储器总线上传送的对应数据字节相关的信令，从而进一步增加引脚要求和功耗。

概述

本文所公开的某些方面涉及一种自适应通信接口，该自适应通信接口可以提供高速操作模式和低功率操作模式以及其它操作模式。在该自适应通信接口中，在高速操作模式中提供的高速时钟在低功率操作模式中被抑制。在低功率操作模式中，低速命令时钟用于存储器设备与SoC、应用处理器或其他设备之间的数据传递。

在本公开的一方面，一种用于操作耦合存储器设备和存储器控制器的通信接口的方法包括：向所述存储器设备传送具有第一频率的第一时钟信号，以及使用所述第一时钟信号来控制至所述存储器设备的命令在所述通信接口的命令总线上的传输。在第一操作模式中，所述第一时钟信号用于控制第一数据在所述通信接口的数据总线上的传输。在第二操作模式中，向所述存储器设备传送具有大于所述第一频率的第二频率的第二时钟信号，并且所述第二时钟信号可用于控制第二数据在所述数据总线上的传输。所述第二时钟信号在所述第一操作模式中可被抑制。