[发明专利]用于多处理器系统的方法和装置

权利要求书

1.一种多处理器系统，其特征在于，包括：

多个中央处理器（central processing unit，CPU）内核，其中所述多个CPU内核中的每一个用于在多个CPU状态中的至少一个状态下运行，所述多个CPU状态包括低电压记忆保持NAP状态、活动状态和关闭状态，其中所述NAP状态包括保持状态记忆的睡眠状态；

稳压器，用于向所述多个CPU内核提供NAP电压，其中所述NAP电压足以使所述多个CPU内核中的至少一个保持状态信息，并且所述NAP电压低于活动状态电压；

多个状态控制开关，用于连接所述多个CPU内核与所述稳压器；其中所述多个状态控制开关中的每一个将所述稳压器连接到所述多个CPU内核中的一个；

多个头开关，所述多个头开关中的每一个将所述多个CPU内核中的一个连接到电压源；

数字NAP状态控制器，用于所述多个头开关中的至少一个头开关以及所述多个状态控制开关中的至少一个状态控制开关配置为断开或闭合，以使得所述多个CPU内核在不同的组合CPU状态之间转换；

其中，所述数字NAP状态控制器将连接单一CPU内核与所述电压源的头开关配置为断开，并且，将连接所述单一CPU内核与所述稳压器的状态控制开关配置为闭合，使所述单一CPU内核在所述NAP状态下运行；

或者，

所述数字NAP状态控制器将连接所述单一CPU内核与所述电压源的头开关配置为闭合，并且，将连接所述单一CPU内核与所述稳压器的状态控制开关配置为断开，使所述单一CPU内核在所述活动状态下运行；

或者，

所述数字NAP状态控制器将连接所述单一CPU内核与所述电压源的头开关配置为断开，并且，将连接所述单一CPU内核与所述稳压器的状态控制开关配置为断开，使所述单一CPU内核在所述关闭状态下运行。

2.根据权利要求1所述的多处理器系统，其特征在于，所述稳压器和所述多个CPU内核在同一芯片上实施。

3.根据权利要求1所述的多处理器系统，其特征在于，所述稳压器是一种低压差稳压器（low-dropout-voltage-regulator，LDO）。

4.根据权利要求1所述的多处理器系统，其特征在于，还包括：

所述数字NAP状态控制器，还用于控制所述稳压器输出状态转换序列，所述输出状态表示所述多个CPU内核的组合CPU状态，所述输出状态转换序列包括不同的组合CPU状态之间的转换。

5.根据权利要求4所述的多处理器系统，其特征在于，所述输出状态从一组缩减的组合CPU状态中选择。

6.根据权利要求1所述的多处理器系统，其特征在于，所述稳压器是一种无电容稳压器。

7.根据权利要求1所述的多处理器系统，其特征在于，所述稳压器还用于向所述多个CPU内核提供旁路电压，所述旁路电压对应于瞬态电压。

8.根据权利要求1所述的多处理器系统，其特征在于，所述多处理器系统在big.LITTLE架构中实施，所述多处理器系统包括多个大型CPU内核和多个小型CPU内核，所述稳压器用于向至少一个大型CPU内核和至少一个小型CPU内核提供NAP电压。

9.根据权利要求1所述的多处理器系统，其特征在于，所述多处理器系统包括动态对称多处理（symmetric multiprocessing，SMP）−非对称多处理（asymmetricmultiprocessing，ASMP）交换系统。