[发明专利]用于多处理器系统的方法和装置

说明书

本发明描述了用于多处理器系统的方法、系统和计算机程序产品。所述多处理器系统包括多个中央处理器(central processing unit，CPU)内核。所述多个CPU内核的每一个用于在多个CPU状态中的至少一个状态下运行。所述多个CPU状态包括低电压记忆保持(low‑voltage memory retention，NAP)状态、活动状态和关闭状态。所述NAP状态包括保持状态记忆的睡眠状态。所述多处理器系统还包括用于向所述多个CPU内核提供NAP电压的稳压器。所述NAP电压足以使所述多个CPU内核的至少一个保持状态信息，并且所述NAP电压低于活动状态电压。所述多处理器系统还包括多个状态控制开关。所述多个状态控制开关中的每一个将所述稳压器连接到所述多个CPU内核中的一个。

交叉申请

本申请要求2015年7月22日递交的发明名称为“用于多处理器系统的方法和装置(METHOD AND APPARATUS FOR A MULTIPLE-PROCESSOR SYSTEM)”的第14/806,547号美国非临时专利申请案的在先申请优先权，该在先申请的全部内容以引用的方式并入本文本中。

技术领域

本发明涉及通信系统中的数据传输，更具体地，涉及一种支持低电压记忆保持(low-voltage memory retention，NAP)状态的多处理器系统。

背景技术

在某些情况下，多处理器系统可以是包括两个或多个独立处理单元的计算组件。这些处理单元可以称为“内核”、“中央处理器(Central Processing Unit，CPU)”或“CPU内核”。这些处理单元可以读取和执行程序指令。程序指令可以包括添加、移动数据以及分流。在某些情况下，多处理器系统可以同时运行多个指令，以提高程序的整体执行速度。在某些情况下，用户设备可以使用多处理器系统进行高性能低功耗操作。例如，用户设备可以使用包括4个或8个内核的MP系统。

发明内容

本发明涉及用于多处理器系统的方法、系统和计算机程序产品。所述多处理器系统包括多个中央处理器(central processing unit，CPU)内核。所述多个CPU内核的每一个用于在多个CPU状态中的至少一个状态下运行。所述多个CPU状态包括低电压记忆保持(low-voltage memory retention，NAP)状态、活动状态和关闭状态。所述NAP状态包括保持状态记忆的睡眠状态。所述多处理器系统还包括用于向所述多个CPU内核提供NAP电压的稳压器。所述NAP电压足以使所述多个CPU内核的至少一个保持状态信息，并且所述NAP电压低于活动状态电压。所述多处理器系统还包括多个状态控制开关。所述多个状态控制开关中的每一个将所述稳压器连接到所述多个CPU内核中的一个。

本发明还公开了一种用于在多处理器系统中提供状态转换的方法，其中所述多处理器系统包括多个中央处理器(central processing unit，CPU)内核。所述方法包括：在活动状态下运行所述多处理器系统的第一CPU内核，其中所述第一CPU内核用于在多个CPU状态中的一个状态下运行，所述多个CPU状态包括低电压记忆保持(low-voltage memoryretention，NAP)状态、活动状态和关闭状态，所述NAP状态包括保持状态记忆的睡眠状态；从稳压器接收NAP电压，其中，所述NAP电压足以使所述第一CPU内核保持状态信息，并且所述NAP电压低于活动状态电压，所述稳压器用于向所述多处理器系统的所述多个CPU内核提供NAP电；响应于接收到所述NAP电压，将所述第一CPU内核从所述活动状态转换到所述NAP状态。