[发明专利]层叠体

说明书

技术领域

本发明涉及包括多个电路的层叠体，所述电路包括具有不同驱动电压的多个晶体管。

背景技术

在半导体集成电路器件中，根据摩尔定律(Moore's law)的比例缩小法则(scaling rule)一直在进行着小型化和低压化，以实现性能的提高和电力消耗的降低。然而，在14nm代或下一代的器件中，使用超过光刻极限的微加工技术来形成扩散层、栅极、触点和配线过孔，这造成制造成本的增加。

特别地，为了能够在低压操作，晶体管结构从现有的硅(Si)平面结构变为以鳍式场效应晶体管(Fin-FET)为代表的三维结构。此外，半导体材料的演变路线图从Si材料进展至锗(Ge)和诸如InGaAs等化合物基材，并且进一步进展至石墨烯结构。因此，取得具有这样器件结构的晶体管已经成了主要问题。

此外，近年来存在将兼容各种通信频段的芯片安装在诸如智能手机等半导体集成电路器件中的趋势，这导致了如下问题：与芯片相关的数据处理所用的模拟芯片和逻辑芯片增加，进而增大了安装面积。此外，存在这样的问题：制造工序变得极其复杂，从而进一步增加制造成本。

与之相比，例如，专利文献1公开了一种包括多个电路的半导体器件，在这些电路中，包含高压晶体管的电路(基于高耐压晶体管的电路)和包含具有比基于高耐压晶体管的电路更低的耐压的晶体管的电路(基于低耐压晶体管的电路)分别被单独安装在第一芯片和第二芯片上。

引用列表

专利文献

专利文献1：公开号为2011-159958的日本待审查专利申请

发明内容

然而，在专利文献1所述的半导体器件中，减小了安装面积，但是并没有充分解决制造工序的复杂和制造成本的增加。

因此，期望提出一种具有能够在减小安装面积的同时也适于更容易地制造的构造的层叠体。

根据本发明的实施例的层叠体包括：多个晶体管；第一基板；和第二基板，第二基板与第一基板层叠且电连接至第一基板，其中，多个晶体管中的将以作为最低电压的第一驱动电压驱动的第一晶体管仅设置在第一基板和第二基板中的第一基板中，以形成第一电路。

在根据本发明的实施例的层叠体中，多个晶体管中的将以作为最低电压的第一驱动电压驱动的第一晶体管仅形成在彼此层叠和电连接的第一基板和第二基板中的一个基板(第一基板)中。因此，不同工艺技术的多个晶体管被分至不同的基板，这简化了制造工序。

根据本发明的实施例的层叠体，多个晶体管中的将以作为最低电压的第一驱动电压驱动的第一晶体管仅形成在第一基板中。因此，不同工艺技术的多个晶体管形成在不同的基板中，这简化了制造工序。换言之，能够提供一种具有在减小安装面积的同时也适于更容易的制造的构造的层叠体。应注意，这里所述的效果是非限制性的。本发明实现的效果可以是下面所述效果中的一种或多种。

附图说明

图1是根据本发明的第一实施例的层叠体的示意图。

图2A是图示了作为图1所示的层叠体的具体示例的半导体器件的电路构造的示例的框图。

图2B是图示了作为图1所示的层叠体的具体示例的半导体器件的电路构造的另一示例的框图。

图2C是图示了作为图1所示的层叠体的具体示例的半导体器件的电路构造的另一示例的框图。

图3是图2所示的半导体器件的构造的示例的横截面图。

图4是说明了图3所示的晶体管20的结构的横截面图。

图5是说明了图3所示的晶体管70(Fin-FET)的结构的横截面图。

图6是图3所示的晶体管70的另一示例(Tri-Gate)的横截面图。

图7是图3所示的晶体管70的另一示例(Nano-WireTr)的横截面图。

图8是图3所示的晶体管70的另一示例(FD-SOI)的横截面图。

图9是图3所示的晶体管70的另一示例(T-FET)的横截面图。

图10A是图示了图2所示的半导体器件的电路构造的另一示例的框图。

图10B是图示了图2所示的半导体器件的电路构造的另一示例的框图。

图11是图示了通常半导体器件的电路构造的框图。

图12是图示了根据本发明的第二实施例的半导体器件的另一示例的框图。

图13是图示了根据本发明的第三实施例的半导体器件的示例的横截面图。

图14是图示了图13所示的存储元件的存储单元的构造的横截面图。

图15是图14所示的存储单元的各层的构造的示例的横截面图。