[发明专利]使用保形掺杂物沉积的3D Si结构中的保形掺杂

说明书

本文中所述的实施方式总体涉及对基板上的三维(3D)结构的掺杂。在一个实施方式中，保形的含掺杂物膜可沉积在3D结构上方。可结合在膜中的合适的掺杂物可以包括硼、磷、和其他合适的掺杂物。随后可使膜退火以将掺杂物扩散至3D结构中。

背景

技术领域

本文中所述的实施方式总体涉及对基板上形成的三维(3D)结构的掺杂。更具体地，本文中所述的实施方式涉及使用保形掺杂物沉积工艺的3D硅结构中的保形掺杂。

背景技术

三维(3D)晶体管，诸如鳍式场效晶体管(FinFET)，是用于扩大互补金属氧化物半导体(CMOS)规模的有前景的候选。此类FinFET晶体管一般提供改良的静电控制(即，短沟道效应)和较低的对随机掺杂波动的敏感性。然而，实现方式挑战和工艺的复杂性问题存在于在先进技术尺寸的FinFET的集成中。

例如，FinFET集成的一个挑战是3D含硅器件结构中的掺杂物浓度。由于在全耗尽型(即，无移动载流子)FinFET器件结构中缺乏本体或背栅极偏置，为了实现用于未掺杂FinFET的可工作的阈值电压，复杂的功函数工程常常是必须的。除了阈值电压的复杂性之外，在3D器件结构制造工艺中，FinFET结构内的掺杂物浓度和掺杂物分布带来额外挑战。

当前FinFET掺杂工艺利用成角度的离子注入方案或视线沉积方案。在成角度的离子注入方案中，难以控制掺杂物浓度和分布特异性并且在处理顺序中实现此类系统是昂贵的。另外，用于进行掺杂操作的额外设备会不利地影响产量。视线方案可以用于在FinFET上沉积掺杂物膜，但是FinFET的3D结构阻止合适的膜沉积特性(即，在3D结构的侧壁上的沉积)，这不利地影响FinFET结构内的掺杂物分布和浓度。

因此，本领域中需要改良的FinFET掺杂方法。

发明内容

在一个实施方式中，提供了一种基板处理方法。所述方法包括在基板上形成的三维结构上沉积保形的含硼碳氮膜。三维结构可以是FinFET器件并且可使三维结构和膜退火以将硼扩散至三维结构中，以便掺杂FinFET器件。

在另一实施方式中，提供了一种基板处理方法。基板处理方法包括形成基板的含硅三维结构并且将三维结构暴露于含一种或多种掺杂物的前驱物和一种或多种载气。可以将保形膜沉积在三维结构上并且保形膜可以包括掺杂物和选自由碳和氮组成的群组的至少一种非掺杂物材料。可以使三维结构和保形膜退火以将掺杂物从保形膜扩散至三维结构中。

在又一实施方式中，提供了一种基板处理方法。所述方法包括将形成有三维结构在其上的基板定位在膜沉积腔室的处理区域中并且将三维结构暴露于一种或多种含掺杂物的前驱物和一种或多种载气。可以将保形膜沉积在三维结构上并且保形膜可以包括掺杂物和选自由碳和氮组成的群组的至少一种非掺杂物材料。可以将基板传送至热处理腔室，并且可以使三维结构和保形膜退火以将掺杂物从保形膜扩散至三维结构中。

附图说明

因此，为了能够详细理解本公开内容的上述特征所用方式，可以参考各个实施方式得出上文简要概述的本公开内容的更具体的描述，一些实施方式在附图中示出。然而，应当注意，附图仅示出了本公开内容的典型实施方式并且由此不被认为限制本公开内容的范围，由于本公开内容可允许其他等效实施方式。

图1示出了根据本文中所述的一个实施方式的形成有三维(3D)结构在其上的基板的示意性截面图。

图2示出了根据本文中所述的实施方式的用于进行保形膜沉积和掺杂工艺的方法的操作。

为了便于理解，在可能情况下，已经使用相同词语来指示各图中共有的相同元件。可以构想的是，一个实施方式中公开的元件可有利地用于其他实施方式，而不特别陈述。

具体实施方式