[发明专利]用于存储器结构中的控制栅极电极的钴和钴-半导体合金的横向堆叠体

说明书

绝缘层和牺牲材料层的交替堆叠体形成在基板之上。存储器堆叠体结构和背侧沟槽通过所述交替堆叠体形成。经由对所述绝缘层有选择性地通过所述背侧沟槽移除所述牺牲材料层来形成背侧凹陷。在每个背侧凹陷中形成钴部分。可以通过在所述钴部分上沉积半导体材料层，并且使所述半导体材料与所述钴部分的表面区域反应来在每个钴部分上形成钴‑半导体合金部分。可以通过各向异性蚀刻或通过平坦化工艺移除形成在所述交替堆叠体的上方的钴‑半导体合金的残余部分。每个背侧凹陷内的钴部分和钴‑半导体合金部分的组合可以用作三维存储器器件的字线。

相关申请的交叉引用

本申请要求于2015年9月21日提交的美国申请No.14/859,525的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开总体上涉及半导体器件领域，并且具体地涉及三维存储器结构(例如垂直NAND串和其他三维器件)及其制造方法。

背景技术

在T.Endoh等人的题为“Novel Ultra High Density Memory With A Stackeded-Surrounding Gate Transistor(S-SGT)Structured Cell”,IEDM Proc.(2001)33-36的文章中公开了具有每单元一位的三维垂直NAND串。

发明内容

根据本公开的一个方面，提供了一种三维存储器器件，其包括：绝缘层和导电层的交替堆叠体(alteranting stack)，并且其位于基板之上；以及通过交替堆叠体延伸的存储器堆叠体结构。导电层中的每一个包括具有面向存储器堆叠体结构的第一侧的钴部分、以及与钴部分的第二侧接触的钴-半导体合金部分。

根据本公开的另一方面，提供了一种制造三维存储器器件的方法。在基板之上形成包括绝缘层和牺牲材料(sacrificial material)层的交替堆叠体。形成通过交替堆叠体延伸的存储器堆叠体结构。通过交替堆叠体形成背侧沟槽。通过从背侧沟槽移除牺牲材料层，在存储器堆叠体结构的周围形成背侧凹陷。在每个背侧凹陷中形成钴部分。在每个钴部分上形成钴-半导体合金部分。在背侧沟槽中形成绝缘间隔体和接触通孔结构。

附图说明

图1是根据本公开的实施例的在形成绝缘层和牺牲材料层的交替堆叠体、以及通过交替堆叠体延伸的存储器开口之后的示例性结构的垂直截面图。

图2A至图2H是根据本公开的实施例的在用于形成存储器堆叠体结构的各种工艺步骤期间的示例性结构内的存储器开口的顺序垂直截面图。

图3是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。

图4是根据本公开的实施例的在形成阶梯式表面的组和后退阶梯式电介质材料部分之后的示例性结构的垂直截面图。

图5是根据本公开的实施例的在形成电介质柱结构之后的示例性结构的垂直截面图。

图6A是根据本公开的实施例的在形成背侧沟槽之后的示例性结构的垂直截面图。

图6B是图6A的示例性结构的透视俯视图。垂直平面A–A’是图6A的垂直截面图的平面。

图7是根据本公开的实施例的在形成背侧凹陷之后的示例性结构的垂直截面图。

图8A至图8H是根据本公开的第一实施例的在形成第一示例性导电层期间对应于图7中的放大区域M的区域的顺序垂直截面图。

图9A至图9E是根据本公开的第二实施例的在形成第二示例性导电层期间对应于图7中的放大区域M的区域的顺序垂直截面图。

图10是根据本公开的实施例的在形成导电线之后的示例性结构的垂直截面图。

图11A是根据本公开的实施例的在形成各种接触通孔结构之后的示例性结构的垂直截面图。