[发明专利]用于增加有源电感器工作范围和峰值增益的方法

说明书

描述了用于电感峰化的差分有源电感器负载(500、510)的方法和装置，其中交叉耦接的电容元件(M3、M4、M7、M8)用于抵消或至少减小晶体管(M1、M2、M5、M6)的栅‑漏电容(C_gd)在有源电感器负载(500、510)中的限制效应。交叉耦接的电容元件(M3、M4、M7、M8)扩大了有源电感器负载(500、510)的感应范围，并增加了每个有源电感(300、400)的品质因数(Q)。因此，负载(500、510)的可实现的电感峰化显著增加，这使得对于给定的功率而言在负载上提供更大的信号摆幅，或者可选地，对于给定的信号摆幅而言提供更低的功率。

技术领域

本公开的示例总体上涉及电子电路，并且更具体地涉及有源电感器。

背景技术

集成电路(IC)可以被实施以执行指定的功能。一种类型的IC是可编程IC，例如现场可编程门阵列(FPGA)。FPGA通常包含可编程单元(tile)的阵列。这些可编程单元可以包括例如输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储器块(BRAM)、乘法器、数字信号处理块(DSP)、处理器、时钟管理器、延迟锁相环(DLL)等等。另一种类型的可编程IC是复杂可编程逻辑器件(CPLD)。CPLD包含连接在一起的两个或更多个“功能块”，并且这些功能块通过互连开关矩阵连接到输入/输出(I/O)资源。CPLD的每个功能块都包含两级“和/或”结构，该结构与可编程逻辑阵列(PLA)和可编程阵列逻辑(PAL)器件中使用的那些类似。其他可编程IC通过应用诸如金属层的处理层来编程，所述处理层可编程地互连器件上的各种元件。这些可编程IC被称为掩模可编程器件。术语“可编程IC”还可以包括仅部分可编程的器件，例如专用集成电路(ASIC)。

这些以及其他类型的可编程IC能够通过缓冲(或以其他方式驱动)来分配高速时钟信号并将这些信号路由到整个可编程IC。用于分配时钟信号的信号网络(signal net)可以端接特定的负载。

发明内容

本公开的一个示例是有源电感器负载。所述有源电感器负载通常包括一对有源电感器，每个有源电感器均包括晶体管和电耦接至所述晶体管的电阻器，以及电耦接至所述一对有源电感器的一对交叉耦接的电容元件。

可选地，每个有源电感器中的晶体管可以包括鳍式场效应晶体管(FinFET)。

可选地，所述一对有源电感器包括第一和第二晶体管。所述一对交叉耦接的电容元件包括第一和第二电容元件。所述第一电容元件电耦接在所述第一晶体管的栅极和所述第二晶体管的漏极之间，并且所述第二电容元件电耦接在所述第二晶体管的栅极和所述第一晶体管的漏极之间。

可选地，所述第一电容元件包括第三晶体管。所述第三晶体管的漏极与所述第三晶体管的源极短接。所述第三晶体管的栅极电耦接至所述第一晶体管的栅极。所述第三晶体管的源极或漏极中的至少一个电耦接至所述第二晶体管的漏极。

可选地，所述第二电容元件包括第四晶体管。所述第四晶体管的漏极与所述第四晶体管的源极短接。所述第四晶体管的栅极电耦接至所述第二晶体管的栅极。所述第四晶体管的源极或漏极中的至少一个电耦接至所述第一晶体管的漏极。

可选地，所述第三晶体管和所述第四晶体管是相同类型的，并且具有与所述第一晶体管和所述第二晶体管相同的结构和尺寸。

可选地，所述第一、第二、第三和第四晶体管是P沟道金属氧化物半导体PMOS晶体管。

可选地，所述第三晶体管的结电容约等于所述第一晶体管的栅-漏电容，并且所述第四晶体管的结电容约等于所述第二晶体管的栅-漏电容。

可选地，所述第一晶体管的源极和所述第二晶体管的源极电耦接至参考电位。

可选地，所述第一晶体管的漏极和所述第二晶体管的漏极电耦接至差分信号网络对以用于加载所述有源电感器负载。