[发明专利]模数数据转换器和/或数模数据转换器的同步的方法

说明书

在一种数据处理结构中，包括：控制单元和将与公共参考时钟CLK的有效沿同步的转换器CN_j；同步方法，其涉及将转换器布置到至少一个串行链中；以及通过将由控制单元发射的同步信号SYNC‑m传播到链中下一个转换器的同步输入IN来同步转换器的过程，所述信号在与时钟的有效沿再同步之后被每个转换器重新发送为输出OUT。每个转换器都包括同步配置寄存器REG，其包含至少一个极性参数Sel‑edge_j，该极性参数设定参考时钟沿的极性，以可靠地检测在转换器的输入处接收的同步信号。相位参数Sel‑shift_j也能够使转换器的n个转换芯的采样时钟的相位同步，所述n个转换芯工作在通过将参考时钟CLK频率除以n获得的采样频率上。

技术领域

本发明涉及模数数据转换器和/或数模数据转换器的同步。更具体地，本发明涉及工作频率约为一百兆赫兹及以上的快速转换器。具体地，本发明适用于要求同步多个这样的快速转换器的系统(诸如天线阵列)或者利用I/Q调制对数据进行通信的系统。

背景技术

快速转换器通常由两个或更多个转换器芯形成，每个转换器芯以较低的工作(采样)频率工作，并且其输出信号被组合(交织)以获得期望的转换频率。因此，这些转换器的采样时钟通常由对参考时钟进行频率划分的时钟发生器在内部产生。如果每个转换器存在n个转换芯，则通过将参考时钟CLK的频率除以n，从参考时钟CLK获得采样频率。

在包括多个转换器的架构中，必须能够同步转换器，从而使得转换器能够同相启动。在快速转换器的情况下，涉及同相启动分频器，即，仅仅说分频器与参考时钟的有效沿同步复位是不够的，还需要知道指的是哪个有效沿，否则所获得的采样时钟可能不会全部同相，这取决于分频器是在给定的时钟有效沿还是随后的时钟有效沿启动。

这个问题的一个已知的解决方案是使用信号(通常称为同步信号)，该信号是同相分配到所有转换器的脉冲，并且该脉冲的分配设计为获取每个转换器适当的传播时间，从而使分频器初始化的时钟有效沿相对应(即，成对)，这些有效沿全部间隔若干个参考时钟周期(其为n的倍数)：0、n、2×n等。一切都由将参考时钟和同步信号分配给每个转换器的路径的设计来确定。

因此，该技术要求非常仔细地设计参考时钟和同步信号的分配，这要求精确地估算将这些信号传输至给定架构中每个转换器的导电通路的传播延迟。这涉及考虑影响传播的所有参数：导体的长度和材料、信号的输入级和输出级的特征、焊点的特征等。尽管已知如何在低频下将该任务做得相当好，但是在我们所关注的工作频率为100兆赫兹及更高的快速系统中，该任务更加困难。特别是在获取同步信号方面存在严格的附加限制，该同步信号必须发生在比时钟周期小得多的时窗内。所有的这些困难叠加，使得通过设计获得足够精确的同步不仅昂贵而且困难。在系统层面，这导致额外的系统复杂性和性能降低。

其他已知的解决方案不使用同步信号。这些解决方案的示例是在转换器中使用锁相环PLL的解决方案，例如在互联网上公开的文献中所描述的：“同步多个高速多路复用DAC用于传输应用(Synchronizing Multiple High-Speed Multiplexed DACs for Transmitapplications)”，XP002492319，2006年9月21日，pp 1-6,url＝http://www.maxim.ic.com/an3901。然而，这些解决方案会引起其他的问题。尤其是，这些解决方案通常会引起采样时钟抖动，从而也会影响转换器的性能。这些PLL解决方案也会导致温度稳定性的问题，更不必说它们增加了每个转换器的复杂性。

发明内容

本发明提出了解决关于同步信号分配的技术问题。寻求一种能够更简单地实施的解决方案，包括当需要以全部要求的精度将多个转换器与高频时钟(例如，频率为100兆赫兹及更高的高频时钟)同步时的解决方案。