[发明专利]在跨存储器链路传送纠正数据时保护ECC位置

说明书

存储器子系统可以包括具有纠错码(ECC)编码器/解码器逻辑的存储器控制器。该存储器控制器可被配置成在掩码写操作期间将链路ECC奇偶校验位嵌入在未使用的数据掩码位和/或掩码写数据中。该存储器控制器还可被配置成在该掩码写操作期间保护至少该链路ECC奇偶校验位的位置。

相关申请的交叉引用

本申请根据35U.S.C.§119(e)要求于2015年11月20日提交的题为“PROTECTING ANECC LOCATION WHEN TRANSMITTING CORRECTION DATA ACROSS A MEMORY LINK(在跨存储器链路传送纠正数据时保护ECC位置)”的美国临时专利申请No.62/258,155的权益，其公开内容通过援引全部明确纳入于此。

背景

领域

本公开一般涉及集成电路(IC)。更具体地，本公开的一个方面涉及在低功率存储器子系统中跨存储器链路传送纠正数据时保护纠错码(ECC)位置。

背景技术

半导体存储器器件包括例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。DRAM存储器单元一般包括一个晶体管和一个电容器，这实现了高度集成。该电容器能够被充电或放电来将信息存储为对应的位值(例如‘0’或‘1’)。因为电容器泄漏电荷，所以除非电容器电荷被刷新，否则所存储的信息最终会消退。由此，发生周期性刷新。由于刷新要求，与SRAM及其他静态存储器相反，DRAM被称为动态存储器。DRAM的持续刷新一般将其用途限于计算机主存储器。

DRAM缩放继续增加每个DRAM芯片的总位数。遗憾的是，DRAM缩放增加了弱留存单元(例如，具有减少的留存时间的单元)的数目。此类单元涉及附加的刷新循环来维持所存储的信息。高级DRAM过程可能因附加的刷新循环或其他过程变化而遭受存储器单元阵列内附加的随机位刷新错误。

一些低功率存储器实现纠错码(ECC)以通过将ECC应用于存储器单元阵列中的任何随机位错误来提高存储器良率和可靠性。然而，ECC解码和纠错因增加的读访问时间而使存储器性能降级。另外，存储器链路(例如，接口)不受ECC保护，并且整体存储器可靠性不足以满足高可靠性和高性能的系统存储器要求。

概述

一种低功率存储器子系统中的链路纠错和保护的方法可以包括：在掩码写操作期间将链路纠错码(ECC)奇偶校验位嵌入在未使用的数据掩码位和/或掩码写数据中。该方法还可包括在该掩码写操作期间保护至少该链路ECC奇偶校验位的位置。

一种存储器子系统可以包括具有纠错码(ECC)编码器/解码器逻辑的存储器控制器。该存储器控制器可被配置成在掩码写操作期间将链路ECC奇偶校验位嵌入在未使用的数据掩码位和/或掩码写数据中。该存储器控制器还可被配置成在该掩码写操作期间保护至少该链路ECC奇偶校验位的位置。

一种存储器子系统可以包括具有纠错码(ECC)编码器/解码器逻辑的存储器控制器。该ECC编码器/解码器逻辑可被配置成在掩码写操作期间将链路ECC奇偶校验位嵌入在未使用的数据掩码位和/或掩码写数据中。该编码器/解码器逻辑还可被配置成在掩码写操作期间保护至少该链路ECC奇偶校验位的位置。该存储器子系统还可包括经由数据总线耦合到该存储器控制器的存储器器件。该存储器器件可以包括写路径中的链路ECC解码器和纠正逻辑。链路ECC解码器可被配置成用于在数据总线上的写数据传输期间对链路错误进行检测和纠正。该存储器器件可以包括写路径中的存储器ECC编码器逻辑。存储器ECC编码器逻辑可被配置成用于在存储器阵列内的存储期间根据存储器ECC奇偶校验位来对写数据进行存储器保护。

存储器子系统可以包括用于在掩码写操作期间将链路纠错码(ECC)奇偶校验位嵌入在未使用的数据掩码位和/或掩码写数据中的装置。低功率存储器子系统还可包括用于在掩码写操作期间至少保护链路ECC奇偶校验位的位置的装置。