[发明专利]用于向量位字段压缩和扩展的指令和逻辑

说明书

一种处理器，包括用以执行用于元素阵列和打包位阵列之间的转换的指令的核。所述核包括逻辑，所述逻辑用以识别要由打包位阵列使用的一个或多个位字段长度；识别元素阵列的元素的宽度；以及同时对于元素阵列的元素且对于打包位阵列的位字段，基于元素阵列的元素的宽度和位字段长度来在元素阵列和打包位阵列之间进行转换。

技术领域

本公开涉及处理逻辑、微处理器以及关联的指令集架构的领域，指令集架构当由处理器或其它处理逻辑执行时执行逻辑、数学或其它功能操作。

背景技术

微处理器系统正变得越来越普遍。多处理器系统的应用包括动态域分区，一直到桌面计算。为了利用多处理器系统，要执行的代码可被分成多个线程以便由各种处理实体执行。每个线程可彼此并行执行。此外，为了增大处理实体的效用，可采用无序执行。当使对此类指令的输入可用时，无序执行可执行指令。从而，在代码序列中以后出现的指令可在代码序列中较早出现的指令之前执行。

附图说明

在附图的图中作为示例而非限制示出了实施例：

图1A是根据本公开的实施例用可包含执行指令的执行单元的处理器形成的示范计算机系统的框图；

图1B示出了根据本公开的实施例的数据处理系统；

图1C示出了用于执行文本字符串比较操作的数据处理系统的其它实施例；

图2是根据本公开的实施例可包含执行指令的逻辑电路的处理器的微架构的框图；

图3A示出了根据本公开的实施例的多媒体寄存器中的各种打包数据类型表示；

图3B示出了根据本公开的实施例的可能寄存器中的数据存储格式；

图3C示出了根据本公开的实施例的多媒体寄存器中的各种有符号和无符号的打包数据类型表示；

图3D示出了操作编码格式的实施例；

图3E示出了根据本公开的实施例的具有40位或更多位的另一可能操作编码格式；

图3F示出了根据本公开的实施例的又一可能操作编码格式；

图4A是示出根据本公开实施例的有序流水线和寄存器重命名阶段、无序发布/执行流水线的框图；

图4B是示出根据本公开实施例的要包含在处理器中的有序架构核以及寄存器重命名逻辑、无序发布/执行逻辑的框图；

图5A是根据本公开实施例的处理器的框图；

图5B是根据本公开实施例的核的示例实现的框图；

图6是根据本公开实施例的系统的框图；

图7是根据本公开实施例的第二系统的框图；

图8是根据本公开实施例的第三系统的框图；

图9是根据本公开实施例的片上系统的框图；

图10示出了根据本公开的实施例的可执行至少一个指令的含有中央处理单元和图形处理单元的处理器；

图11是示出根据本公开实施例的IP核的开发的框图；

图12示出根据本公开的实施例，第一类型的指令可如何由不同类型的处理器仿真；

图13示出根据本公开的实施例的对比将源指令集中的二进制指令转换成目标指令集中二进制指令的软件指令转换器的使用的框图；

图14是根据本公开的实施例的处理器的指令集架构的框图；

图15是根据本公开的实施例的处理器的指令集架构的更详细框图；