[发明专利]事务结束加上持续性提交指令、处理器、方法和系统

说明书

一方面的一种处理器包括解码单元，所述解码单元用于对事务结束加上持久性提交指令进行解码。所述处理器还包括：执行单元，与所述解码单元耦合。所述执行单元响应于所述指令而原子地：确保对持久性存储器进行的所有先前存储至存储器操作将在所述指令变为全局可见之前被存储在所述持久性存储器中，在所述指令开始执行时所述存储至存储器操作将已经被接受到存储器，但在所述指令开始执行时所述存储至存储器操作将不一定已经存储在所述持久性存储器中。所述执行单元还响应于所述指令而原子地：在所述指令变为全局可见之前结束事务性存储器事务。

背景

技术领域

本文描述的实施例总体上涉及处理器。具体地，本文描述的实施例总体上涉及具有针对持久性存储器的架构支持的处理器。

背景技术

处理器经常用于计算机系统以及具有用于存储数据的主存储器的其他电子装置中。处理器可以执行用于访问主存储器中的数据的指令。例如，处理器可以执行用于从主存储器加载或读取数据的加载指令和/或用于向主存储器写入或以其他方式存储数据的存储指令。主存储器通常用动态随机存取存储器(DRAM)或其他易失性存储器来实施。这种计算机系统和其他电子装置中的一个挑战是电源故障、系统崩溃、以及可能发生的存储在DRAM或其他易失性存储器中的数据会丢失的各种其他类型的错误。

附图说明

可以通过参考以下用于展示实施例的描述和附图来最佳地理解本发明。在附图中：

图1是可以实施本发明的一些实施例的计算机系统的实施例的框图。

图2是适用于一些实施例的嵌套事务的示例的方框流程图。

图3是能操作用于执行事务结束加上持久性提交指令的实施例的处理器的实施例的框图。

图4是执行事务结束加上持久性提交指令的实施例的方法的实施例的方框流程图。

图5是框图，展示了用于允许在事务内进行的某些存储被非推测性地执行并且旁路(bypass)事务性执行的第一种适当方法。

图6是框图，展示了用于允许在事务内进行的某些存储被非推测性地执行并且绕过事务性执行的第二种适当方法。

图7是框图，展示了用于允许在事务内进行的某些存储被非推测性地执行并且绕过事务性执行的第三种适当方法。

图8A是框图，展示了有序流水线的实施例和寄存器重命名乱序发布/执行流水线的实施例。

图8B是处理器核的实施例的框图，所述处理器核包括耦合至执行引擎单元的前端单元，并且所述执行引擎单元和所述前端单元两者都耦合至存储器单元。

图9A是单个处理器核的实施例连同其与管芯上互连网络的连接以及连同其2级(L2)高速缓存的本地子集的框图。

图9B是图9A的处理器核的一部分的展开视图的实施例的框图。

图10是可以具有多于一个核、可以具有集成存储器控制器并且可以具有集成显卡的处理器的实施例的框图。

图11是计算机架构的第一实施例的框图。

图12是计算机架构的第二实施例的框图。

图13是计算机架构的第三实施例的框图。

图14是计算机架构的第四实施例的框图。

图15是根据本发明的实施例的使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式