[发明专利]基于形状的分组

说明书

形状基元用于半导体晶片或其它工件的检验。所述形状基元能够界定设计的局部拓朴及几何性质。一或多个规则应用到所述形状基元。所述规则能够指示缺陷的存在或缺陷存在的可能性。规则执行引擎能够搜索由所述至少一个规则涵盖的所述形状基元的出现。

相关申请案的交叉参考

本申请案主张2015年12月23日申请的分配申请号为6863/CHE/2015的印度临时专利申请案及2016年2月10日申请的分配申请号为62/293,757的美国临时专利申请案的优先权，所述专利申请案的揭示内容特此以引用方式并入。

技术领域

本发明关于图像分析。

背景技术

晶片检验系统通过检测在制造过程期间出现的缺陷而帮助半导体制造商增加且维持集成电路(IC)芯片成品率。检验系统的一个目的是监测制造过程是否满足规范。如果制造过程在建立的规范范围之外，那么检验系统指示问题及/或问题来源，接着半导体制造商可解决所述问题及/或问题来源。

半导体制造产业的演变对于成品率管理且特定来说，对于计量及检验系统的要求越来越大。临界尺寸在收缩而晶片大小在增加。经济驱动产业降低实现高成品率、高价值生产的时间。因此，最小化从检测到成品率问题到解决所述问题的总时间确定半导体制造商的投资回报。

检验半导体晶片以检测缺陷的过程对于半导体制造商是重要的。缺陷引起晶片成品率下降，从而引起整体半导体制造成本的增加。这些成本膨胀最终被传递给消费者，消费者必须为具有电子组件的全部产品(从电话到汽车)支付更高价格。检验工具利用其对晶片上的缺陷的自动化检测为半导体制造商提供自动检测缺陷的能力。此后，制造商可通过改变其设计或过程的一或多者而消除这些缺陷。

在半导体制造厂或晶片代工厂中检视半导体缺陷的过程在人力及时间两者方面是昂贵的。检视取样越高效，操作成本将越低。检视工具可为用户产生经解析及高放大率图像，但检视工具趋向于较慢。用户必须检视这些图像中的缺陷以采取适当对策。为了完成此目的，用户将缺陷分类为可准确描述缺陷的原因的类型。此分类过程需要大量人力且较慢，这导致高操作成本。如果在一次取样中对每个缺陷(原因)类型进行取样而不遗漏缺陷，就会改进检视。

在检验过程之后，由称为基于设计的分组(DBG)的方法对缺陷位置(由检验返回)处的局部设计进行分组。取决于这些群组的统计数据，选取来自每一群组的一或多个位置以用于检视取样。DBG采用针对每一拐角及周围几何形状的编码方案。此信息用于快速查找精确匹配给定图案的全部图案。这意味着如果两个位置的设计精确匹配，那么所述两个位置在一DBG群组中，且看上去类似但数值上不同(即使程度很小)的两个位置的设计图案落到不同群组中。

由于DBG的语言及编码机制的定量本质，用户难以使用DBG编写“规则”。此能力可为重要的，这是因为用户从经验知道层上可能引起缺陷的脆弱位置。在这些位置处产生的缺陷可能稀有但是灾难性的，且仅依靠统计数据的基于DBG的检视取样在对样品大小设置限制的情况下可能遗漏此微小群体。DBG方法也未明确指示引起系统缺陷的设计违规及薄弱点。其仅通过图案的实例基于那些图案编码的缺陷频率而完成此目的。

通过执行精确匹配而实施DBG分组，这意味着如果两个位置的设计精确匹配，那么所述两个位置在一DBG群组中，且看上去类似但数值上不同的两个位置的设计图案落到不同群组中。这可能产生太多群组。因此，依靠DBG群组的取样可能遗漏重要缺陷类型，或其可能对太多相同类型进行取样。这些DBG缺陷无法产生高效检视取样。

除了DBG之外，在设计规则检查(DRC)或掩模规则检查(MRC)中使用的语言可确定特定芯片布局的物理布局是否满足称为设计规则的一系列推荐参数。DRC是标准验证规则格式(SVRF)脚本处理的应用。DRC规则是尺寸驱动的一组特定规则(使用SVRF编写)。DRC的目的是确保使设计符合规则以方便制造。