[发明专利]减成图案化的互连下方的自对准通孔

说明书

在衬底上的第一绝缘层上的互连层中形成多个互连特征。通过互连特征中的至少一个形成第一绝缘层中的开口。在开口中沉积间隙填充层。

技术领域

本文所述的实施例涉及电子器件制造领域，更具体而言，涉及集成电路(IC)制造。

背景技术

通常，并入IC中的互连结构包括一层或多层金属线以将IC的电子器件彼此连接并连接到外部连接。在IC的金属层级之间放置层间电介质进行绝缘。

典型地，被称为镶嵌工艺的加成图案化技术用于制造铜互连。在这种工艺中，对下方的氧化硅绝缘层进行图案化以形成沟槽。利用厚的铜层填充绝缘层中的沟槽，并使用化学机械抛光(CMP)去除延伸到绝缘层顶部上方的铜。绝缘层的沟槽之内的铜不被去除，变为图案化的导体。

典型地，在双镶嵌(DD)工艺中，一次性形成铜互连的两个特征，例如，通孔上方的沟槽，都可以利用单次铜沉积进行填充。典型地，DD互连需要用于粘附的衬垫和用来保护金属的密封阻挡。DD互连中的衬垫通常不导电，并提高了线电阻。

随着IC尺寸减小，金属线之间的间隔减小。这导致金属线之间的耦合电容增大。金属线之间耦合电容的增大对沿金属线的信号传输有负面影响。此外，耦合电容的增大增加了集成电路的能量消耗。

形成互连的另一种图案化技术是减成图案化技术。然而，减成互连与下方的通孔不是自对准的。通常，与下方通孔独立地进行金属线的减成图案化，从而不能准确地确定金属层下方通孔的位置。在常规减成图案化技术中，下方的通孔与上方的线失去对准，这增大了通孔电阻并导致可能短接到错误的金属线。通孔-线失准导致器件故障，降低良率并提高制造成本。

附图说明

参考以下描述和用于示出本发明的实施例的附图可以最好地理解本发明的实施例。在附图中：

图1A示出了根据一个实施例的电子器件结构的部分的截面图。

图1B示出了图1A所示的电子器件结构的部分的顶视图。

图2A是根据一个实施例，在第一硬掩模层上沉积第二硬掩模层之后，类似于图1A的示图。

图2B是图2A所示的电子器件结构的部分的顶视图。

图3A是根据一个实施例，在去除间隔体之后，类似于图2A的示图。

图3B是图3A所示的电子器件结构的部分的顶视图。

图4A是根据一个实施例，在互连层中形成沟槽之后，类似于图3A的示图。

图4B是图4A所示的电子器件结构的部分的顶视图。

图5A是根据一个实施例，在绝缘层被沉积到沟槽中之后，类似于图4A的示图。

图5B是图5A所示的电子器件结构的部分的顶视图。

图6A是根据一个实施例，在对硬掩模层进行图案化以在下方互连层中生成通孔之后，类似于图5A的示图。

图6B是图6A所示的电子器件结构的部分的顶视图。

图7A是根据一个实施例，在绝缘层中形成开口以提供下方通孔之后，类似于图6A的示图。

图7B是图7A所示的电子器件结构的部分的顶视图。

图8A是根据一个实施例，在间隙填充层被沉积到开口中以形成互连特征之后，类似于图7A的示图。

图8B是图8A所示的电子器件结构的部分的顶视图。

图9A是根据一个实施例，在使间隙填充层凹陷之后，类似于图8A的示图。

图9B是根据一个实施例，在去除硬掩模特征之后，类似于图9A的示图。