[发明专利]半导体器件的制造方法、衬底装填方法及记录介质有效

专利信息
申请号: 201680083313.5 申请日: 2016-03-31
公开(公告)号: CN108885992B 公开(公告)日: 2023-08-01
发明(设计)人: 加我友纪直;吉田怜亮 申请(专利权)人: 株式会社国际电气
主分类号: H01L21/31 分类号: H01L21/31;C23C16/44;H01L21/677
代理公司: 北京市金杜律师事务所 11256 代理人: 杨宏军;李文屿
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 半导体器件 制造 方法 衬底 装填 记录 介质
【权利要求书】:

1.半导体器件的制造方法,其具有下述工序:

对大表面积衬底进行分散装填的工序,其中,当在衬底的最大装填张数为X张的衬底支承件上装填Y张大表面积衬底时,以大表面积衬底的最大连续装填张数成为Z张的方式,将大表面积衬底分散并装填于所述衬底支承件,其中,X≥3、Y<X、Z<Y,并且以使得下述(a)、(b)、(c)的值各自变得小于Z=Y时的大表面积衬底密度平均值的衬底装填区域间均匀性的值的方式,对Z的值进行调节,其中,所述衬底支承件是具备具有多个插槽的衬底装填区域并且将多个衬底装填于所述插槽而进行支承的衬底支承件,所述大表面积衬底为在上表面上形成有相对于半径r而言上表面的表面积成为3πr2以上这样的图案的大表面积衬底,

(a)在25≤X≤200的情况下,各插槽及各插槽的相邻10个插槽这总计11个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值,

(b)在11≤X≤24的情况下,各插槽及各插槽的相邻4个插槽这总计5个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值,

(c)在5≤X≤10的情况下,各插槽及各插槽的相邻2个插槽这总计3个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值;和

将分散装填有所述大表面积衬底的衬底支承件收容在处理室中,对所述大表面积衬底进行处理的工序。

2.根据权利要求1所述的半导体器件的制造方法,其中,在对所述大表面积衬底进行处理的工序中,将以彼此不混合的方式向所述处理室供给多种处理气体的循环实施规定次数,从而在所述大表面积衬底的表面上形成规定膜厚的膜。

3.根据权利要求2所述的半导体器件的制造方法,其中,在对所述大表面积衬底进行处理的工序中,根据由所述大表面积衬底的上表面的表面积的值与所述大表面积衬底的装填张数Y的值之积得到的、装填于所述衬底装填区域的所述大表面积衬底的总表面积,对所述循环的数量进行修正,从而在所述大表面积衬底上形成规定膜厚的膜。

4.根据权利要求1所述的半导体器件的制造方法,其中,在未装填所述大表面积衬底的X-Y个插槽中,装填填充虚设衬底及监测衬底中的至少任一者。

5.根据权利要求1所述的半导体器件的制造方法,其中,在未装填所述大表面积衬底的多个插槽中,以与装填有所述大表面积衬底的插槽之间的距离成为均等的方式分别装填多个监测衬底。

6.衬底装填方法,其具有对大表面积衬底进行分散装填的工序,其中,当在衬底的最大装填张数为X张的衬底支承件上装填Y张大表面积衬底时,以大表面积衬底的最大连续装填张数成为Z张的方式,将大表面积衬底分散并装填于所述衬底支承件,其中,X≥3、Y<X、Z<Y,并且以使得下述(a)、(b)、(c)的值各自变得小于Z=Y时的大表面积衬底密度平均值的衬底装填区域间均匀性的值的方式,对Z的值进行调节,其中,所述衬底支承件是具备具有多个插槽的衬底装填区域并且将多个衬底装填于所述插槽而进行支承的衬底支承件,所述大表面积衬底为在上表面上形成有相对于半径r而言上表面的表面积成为3πr2以上这样的图案的大表面积衬底,

(a)在25≤X≤200的情况下,各插槽及各插槽的相邻10个插槽这总计11个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值,

(b)在11≤X≤24的情况下,各插槽及各插槽的相邻4个插槽这总计5个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值,

(c)在5≤X≤10的情况下,各插槽及各插槽的相邻2个插槽这总计3个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值。

7.根据权利要求6所述的衬底装填方法,其中,在未装填所述大表面积衬底的X-Y个插槽中,装填填充虚设衬底及监测衬底中的至少任一者。

8.根据权利要求6所述的衬底装填方法,其中,在未装填所述大表面积衬底的多个插槽中,以与装填有所述大表面积衬底的插槽之间的距离成为均等的方式分别装填多个监测衬底。

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