[发明专利]半导体器件的制造方法、衬底装填方法及记录介质

说明书

课题为提供一种在用分批炉对大表面积衬底进行处理的情况下，能够减轻每1张大表面积衬底的表面积及装填张数的影响，能够得到良好的衬底装填区域间的膜厚均匀性的技术。解决手段具有下述工序：对大表面积衬底进行分散装填的工序，其中，当在衬底的最大装填张数为X张(X≥3)的衬底支承件上装填Y张(Y＜X)大表面积衬底时，以大表面积衬底的最大连续装填张数成为Z张(Z＜Y)的方式，将大表面积衬底分散并装填于衬底支承件，并且以使得下述(a)、(b)、(c)的值各自变得小于Z＝Y时的大表面积衬底密度平均值的衬底装填区域间均匀性的值的方式，对Z的值进行调节，其中，衬底支承件是具备具有多个插槽的衬底装填区域并且将多个衬底装填于插槽并进行支承的衬底支承件，大表面积衬底为在上表面上形成有相对于半径r而言上表面的表面积成为3πrsupgt;2/supgt;以上这样的图案的大表面积衬底，(a)在25≤X≤200的情况下，各插槽及各插槽的相邻10个插槽这总计11个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值，(b)在11≤X≤24的情况下，各插槽及各插槽的相邻4个插槽这总计5个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值，(c)在5≤X≤10的情况下，各插槽及各插槽的相邻2个插槽这总计3个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值；和将分散装填有大表面积衬底的衬底支承件收容在处理室中，对大表面积衬底进行处理的工序。

技术领域

本发明涉及半导体器件的制造方法、衬底装填方法及记录介质。

背景技术

近年来，随着半导体器件的高集成化、立体结构化，其表面积在逐渐增加。在半导体制造工艺中，由该大表面积带来的、形成于衬底上的膜的膜厚变化等所谓的负载效应已成为严重的问题，期望着能够消除该影响的薄膜形成技术。作为应对该要求的一个方法，包括交替供给多种处理气体从而进行成膜的方法。

发明内容

发明要解决的课题

交替供给多种处理气体从而进行成膜的方法对于负载效应而言是有效的手段，但在将近来的、相对于裸衬底(未形成图案的衬底等)而言的表面积比为3倍以上那样的大表面积衬底同时装填多张并进行成膜的分批处理装置中的处理中，由于形成于被处理衬底上的膜的膜厚根据大表面积衬底的表面积及所装填的张数而变化，因此，存在其控制变得困难的情况。

用于解决课题的手段

根据本发明的一个方式，提供一种技术，其具有下述工序：

对大表面积衬底进行分散装填的工序，其中，当在衬底的最大装填张数为X张(X≥3)的衬底支承件上装填Y张(Y＜X)大表面积衬底时，以大表面积衬底的最大连续装填张数成为Z张(Z＜Y)的方式，将大表面积衬底分散并装填于所述衬底支承件，并且以使得下述(a)、(b)、(c)的值各自变得小于Z＝Y时的大表面积衬底密度平均值的衬底装填区域间均匀性的值的方式，对Z的值进行调节，其中，所述衬底支承件是具备具有多个插槽的衬底装填区域并且将多个衬底装填于所述插槽而进行支承的衬底支承件，所述大表面积衬底为在上表面上形成有相对于半径r而言上表面的表面积成为3πr²以上这样的图案的大表面积衬底，

(a)在25≤X≤200的情况下，各插槽及各插槽的相邻10个插槽这总计11个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值，

(b)在11≤X≤24的情况下，各插槽及各插槽的相邻4个插槽这总计5个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值，

(c)在5≤X≤10的情况下，各插槽及各插槽的相邻2个插槽这总计3个插槽的大表面积衬底密度平均值的衬底装填区域间均匀性的值；和

将分散装填有所述大表面积衬底的衬底支承件收容在处理室中，对所述大表面积衬底进行处理的工序。

发明的效果