[发明专利]用于SOI晶体管的对接本体接触

说明书

描述了用于改进的本体连结构造的系统、方法和装置。改进的本体连结构造被配置成在晶体管“截止”(Vg约为0伏特)时存在较低电阻本体连结。当晶体管“导通”(VgVt)时，到本体连结的电阻高得多，从而降低了与本体连结的存在相关联的性能损失。还描述了适于共源共栅配置的空间有效的本体连结构造。

相关申请的交叉引用

本申请与2015年11月18日提交的美国申请第14/945,323号有关，该申请的公开内容的全部内容通过引用并入本文。

技术领域

本文描述的各种实施方式大体上涉及用于抑制半导体器件中的浮体效应的系统、方法和装置。

背景技术

由于累积的热载流子——其可能增加绝缘体上硅(SOI)晶体管的本体区域的电位——浮体绝缘体上硅(SOI)晶体管在操作电压和功率方面受到限制。与浮体SOI晶体管相比，本体连结(tied)SOI晶体管已经被示出可以扩展电压和功率处理能力。

对于大于约3.2伏特的漏源电压(Vds)，浮体SOI晶体管已经被示出不导电热载流子漂移(例如，在非导电状态下时，阈值电压的大小减小，并且漏极电流增加)。本体连结器件已经被示出不会经受这种机制。

当浮体晶体管导电时，在晶体管的各种水平的漏源电压的适度偏置下，相应的浮体效应可能导致晶体管的输出阻抗突然减小，这继而可能降低晶体管的模拟增益，并且增加相应器件建模的复杂性。本体连结器件(晶体管)抑制输出阻抗的减小，并且对于更高的漏源电压，扩展更高输出阻抗的范围。

具有常规(H栅极、T栅极)本体连结结构的宽(大的栅极宽度)晶体管上的本体连结在抑制由于高电阻和增加的寄生电容引起的器件劣化方面变得不太有效，所述高电阻和增加的寄生电容降低了控制浮体效应的能力。特别地，对于大的晶体管宽度，常规本体连结器件(例如，H栅极、T栅极)在抑制这样的劣化方面不太有效，并且在使用这样的晶体管的应用例如射频(RF)放大器应用中，与常规本体连结器件相关联的增加的漏栅电容可能降低性能。

尽管本体连结可以提高晶体管的电压处理能力，但是该晶体管的导通状态导电性能可能降低。

发明内容

可能期望通过提供改进的本体连结构造来扩展半导体器件例如RF集成电路(IC)的电压和功率处理能力。这样的半导体器件可以包括金属氧化物半导体(MOS)场效应晶体管(FET)、互补金属氧化物半导体(CMOS)FET，特别是在绝缘体上硅(SOI)衬底和蓝宝石上硅(SOS)衬底上制造的MOSFET和CMOSFET。配备有根据本公开内容的各种教示的改进的本体连结构造的这样的半导体器件可以例如用于射频(RF)放大器，该射频(RF)放大器包括但不限于在各种操作类别下操作的RF功率放大器和蜂窝RF功率放大器，所述各种操作类别包括但不限于开关类别D、E和F、饱和类别B和C以及线性类别A和A/B。

根据本公开内容的第一方面，提出了一种半导体结构，该半导体结构包括：第一栅极多晶硅结构，其限定第一本体区域，第一本体区域具有第一导电类型；第二栅极多晶硅结构，其限定第二本体区域，第二本体区域具有第一导电类型；第一漏极区域，其与第一本体区域相邻，具有第二导电类型；第一源极区域，其与第一本体区域相邻，具有第二导电类型；第二源极区域，其与第二本体区域相邻，具有第二导电类型；第二漏极区域，其与第二本体区域相邻，具有第二导电类型；第一源极区域和第二漏极区域限定第一公共源极/漏极区域，第一公共源极/漏极区域具有第二导电类型；第一非导电隔离区域，其被配置成在第二本体区域中形成中断，以将第二本体区域分成两个分开的第二本体区域；具有第一导电类型的至少一个第一本体接触区域，所述至少一个第一本体接触区域在第一公共源极/漏极区域内形成，与第一本体区域和第二本体区域分开并且抵接第一非导电隔离区域；以及具有第一导电类型的至少一个第一本体突出部(tab)，所述至少一个第一本体突出部跨第一公共源极/漏极区域延伸，与第一本体区域和至少一个第一本体接触区域接触，其中，第一非导电隔离区域、至少一个第一本体接触区域以及至少一个第一本体突出部限定第一对接(butted)本体连结结构。