[发明专利]具有用于改进的访问电阻的V形槽S/D轮廓的III-V族FINFET晶体管

说明书

一种装置，包括晶体管器件，所述晶体管器件包括主体，所述主体包括在源极区和漏极区之间的沟道区；以及在沟道区中的主体上的栅极叠层，其中，主体的源极区和漏极区中的至少一个包括相对侧壁之间的接触表面，并且接触表面包括轮廓，使得接触表面的高度尺寸在侧壁处大于侧壁之间的点处。一种方法，包括在电路衬底上形成晶体管器件主体，所述晶体管器件主体尺寸在源极区和漏极区之间限定沟道区；在源极区和漏极区中的至少一个中的主体中形成凹槽；以及在沟道区中的主体上形成栅极叠层。

技术领域

集成电路器件。

背景技术

在器件尺寸和表面密度(间距缩放)方面继续密封晶体管器件可以减小在源极和漏极中接触的面积。源极/漏极接触面积的减小可以导致访问电阻的增大，这会降低器件性能。先前降低访问电阻的尝试包括增加源极/漏极中的掺杂以及降低接触金属和半导体之间的势垒高度。

附图说明

图1示出了多栅极场效应晶体管器件的实施例的截面侧视图。

图2示出了通过直线2-2'的图1的结构的截面侧视图。

图3示出了通过直线3-3'的图1的结构的截面侧视图。

图4示出了在其中形成有牺牲鳍状物的衬底的透视侧视图。

图5示出了在衬底上沉积沟槽介电层之后的图4的结构。

图6示出了在去除牺牲鳍状物以形成受控尺寸和形状的沟槽之后的图4的结构。

图7示出了在沟槽中引入缓冲材料之后的图5的结构。

图8示出了在各个沟槽中去除一部分缓冲材料并将本征材料引入沟槽之后的图6的结构。

图9示出了在介电层215上方延伸的本征层的鳍状物部分上形成牺牲或伪栅极叠层之后的图7的结构。

图10示出了在鳍状物的沟道区域上形成栅极叠层之后的图9的结构。

图11示出了在指定用于结区域(源极和漏极)的区域中的鳍状物中形成凹槽以及形成到源极和漏极的触点之后的图10的结构。

图12呈现了该过程的流程图。

图13是实现一个或多个实施例的内插物。

图14示出了计算设备的实施例。

具体实施方式

说明了一种减小晶体管器件的源极和/或漏极处的接触电阻的影响的技术。该技术增加了与源极和/或漏极接触的表面积，而不必增加晶体管尺寸或间距。该技术实现了以超尺度尺寸和紧密间距在III-V族非平面晶体管(例如，finfet)上的集成。

图1示出了场效应晶体管(FET)器件(例如金属氧化物半导体场效应晶体管(MOSFET)器件、隧道场效应晶体管(TFET)器件或其他FET器件)的实施例的截面侧视图。图2示出了通过线2-2'的图1的结构。图3示出了通过线3-3'的图2的结构。在该实施例中，描述了非平面多栅极晶体管。应当理解，所描述的技术适用于其它晶体管，包括但不限于平面和环栅器件。