[发明专利]用于共享存储器中的访问同步的装置、方法和系统

说明书

描述了涉及共享存储器中的访问同步的系统、方法和装置。在一个实施例中，处理器包括：解码器，用于将指令解码为经解码的指令；以及执行单元，用于执行经解码的指令以：接收将被跟踪的存储器地址的第一输入操作数以及对该存储器地址的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对存储器地址的所允许的存储器访问的序列的存储器访问。在一个实施例中，与执行单元分开的电路将用于存储器访问请求的存储器地址与跟踪表中的一个或多个存储器地址比较，并且当访问的类型违反对用于存储器访问请求的存储器地址的对应的所允许的存储器访问的序列时阻止针对存储器访问请求的存储器访问。

相关申请的交叉引用

本申请要求2016年8月13日提交的、名称为“Scalable Processor Architecturefor Neural Networks(用于神经网络的可缩放处理器架构)”的印度临时专利申请第201641027751号的权益，该申请通过引用整体结合于此。

技术领域

本公开总体上涉及电子学，更具体地，本公开的实施例涉及用于共享存储器中的访问同步的装置、方法和系统。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中可以指宏指令或指微指令，该宏指令例如，提供给处理器供执行的指令，该微指令例如，由处理器的解码器解码宏指令所产生的指令。

附图说明

在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，其中：

图1图示根据本公开的实施例的耦合至存储器的多核硬件处理器。

图2图示根据本公开的实施例的存储器访问序列。

图3图示根据本公开的实施例的存储器访问序列。

图4图示根据本公开的实施例的存储器访问序列。

图5图示根据本公开的实施例的用于解码并执行MEMTRACK(存储器跟踪)指令的硬件处理器。

图6图示根据本公开的实施例的用于共享存储器中的访问同步的访问同步电路。

图7图示根据本公开的实施例的存储器访问序列。

图8图示根据本公开的实施例的流程图。

图9A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。

图9B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。

图10A是图示根据本公开的实施例的用于图9A和图9B中的通用向量友好指令格式的字段的框图。

图10B是图示根据本公开的一个实施例的构成完整操作码字段的图10A中的专用向量友好指令格式的字段的框图。

图10C是图示根据本公开的一个实施例的构成寄存器索引字段的图10A中的专用向量友好指令格式的字段的框图。

图10D是图示根据本公开的一个实施例的构成扩充操作字段950的图10A中的专用向量友好指令格式的字段的框图。

图11是根据本公开的一个实施例的寄存器架构的框图。

图12A是图示根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。