[发明专利]用于多线程式模式中的功率降低的方法和装置

权利要求书

1.一种多线程内容可寻址存储器设备，其包括：

第一输入端，所述第一输入端被配置为接收对应于第一线程的第一虚拟地址；

第二输入端，所述第二输入端被配置为接收对应于第二线程的第二虚拟地址；

寄存器组，所述寄存器组包括多个寄存器，每个寄存器被配置为存储映射到多个物理地址中的一者的二进制字；

第一比较器组，所述第一比较器组包括第一多个比较器，每个比较器以完全关联配置联接到所述多个寄存器中的一者，其中所述第一多个比较器中的每一个被配置为当所述第一线程启用且有效时接收所述第一虚拟地址并且当所述第一线程停用或无效时接收前一第一虚拟地址，其中所述前一第一虚拟地址是上次所述第一线程启用且有效时所述第一输入端所接收的所述第一虚拟地址；以及

第二比较器组，所述第二比较器组包括第二多个比较器，每个比较器以所述完全关联配置联接到所述多个寄存器中的一者，其中所述第二多个比较器中的每一个被配置为当所述第二线程启用且有效时接收所述第二虚拟地址并且当所述第二线程停用或无效时接收前一第二虚拟地址，其中所述前一第二虚拟地址是上次所述第二线程启用且有效时所述第二输入端所接收的所述第二虚拟地址。

2.如权利要求1所述的多线程内容可寻址存储器设备，其中，所述第一比较器组与所述第二比较器组分开，并且等同于所述第二比较器组。

3.如权利要求1所述的多线程内容可寻址存储器设备，其中：

所述第一多个比较器中的每一个被配置为当所述第一线程停用或无效时，维持对应于输入到所述第一比较器组的所述前一第一虚拟地址的第一输入状态，并且

所述第二多个比较器中的每一个被配置为当所述第二线程停用或无效时，维持对应于输入到所述第二比较器组的所述前一第二虚拟地址的第二输入状态。

4.如权利要求1所述的多线程内容可寻址存储器设备，其中：

所述第一多个比较器中的每一个被配置为比较基于所述第一线程的启用状态的所述第一虚拟地址和所述前一第一虚拟地址中的一者跟与其相关联的寄存器中所存储的二进制字，以用于确定第一匹配是否存在，并且所述第一比较器组被配置为输出所述第一多个比较器的第一比较结果，并且

所述第二多个比较器中的每一个被配置为比较基于所述第二线程的启用状态的所述第二虚拟地址和所述前一第二虚拟地址中的一者跟与其相关联的所述寄存器中所存储的所述二进制字，以用于确定第二匹配是否存在，并且所述第二比较器组被配置为输出所述第二多个比较器的第二比较结果。

5.如权利要求4所述的多线程内容可寻址存储器设备，其还包括：

第一逻辑部件，所述第一逻辑部件联接到所述第一比较器组的第一多个匹配线路；以及

第二逻辑部件，所述第二逻辑部件联接到所述第二比较器组的第二多个匹配线路，

其中，所述第一逻辑部件被配置为基于在所述第一多个匹配线路上接收的所述第一比较结果而输出第一总结命中指示，并且

所述第二逻辑部件被配置为基于在所述第二多个匹配线路上接收的所述第二比较结果而输出第二总结命中指示。

6.如权利要求5所述的多线程内容可寻址存储器设备，其中：

所述第一总结命中指示指出在所述第一多个比较器中的至少一个将所述第一虚拟地址跟与其相关联的所述寄存器中所存储的所述二进制字匹配的情况下，所述第一匹配存在，并且

所述第二总结命中指示指出在所述第二多个比较器中的至少一个使所述第二虚拟地址跟与其相关联的所述寄存器中所存储的所述二进制字匹配的情况下，所述第二匹配存在。

7.如权利要求5所述的多线程内容可寻址存储器设备，其还包括：

逻辑电路，所述逻辑电路被配置为接收所述第一总结命中指示和所述第二总结命中指示，并且输出最终结果，

其中，每次所述第一线程和所述第二线程中的一者启用，并且在所述第一线程启用的情况下所述最终结果是所述第一总结命中指示，并且在所述第二线程启用的情况下所述最终结果是所述第二总结命中指示。