[发明专利]用于多线程式模式中的功率降低的方法和装置

说明书

描述一种用于降低多线程内容可寻址存储器中的动态功率消耗的方法和装置。所述装置包括第一输入端，所述第一输入端被配置为接收对应于第一线程的第一虚拟地址；第二输入端，所述第二输入端被配置为接收对应于第二线程的第二虚拟地址；寄存器组，所述寄存器组包括多个寄存器，每个寄存器被配置为存储映射到多个物理地址中的一者的二进制字；第一比较器组，所述第一比较器组包括第一多个比较器，每个比较器以完全关联配置联接到所述多个寄存器中的相关联寄存器；第二比较器组，所述第二比较器组包括第二多个比较器，每个比较器以完全关联配置联接到所述多个寄存器中的相关联寄存器。输入到每个比较器组的虚拟地址在对应线程未被选择时维持其前一值。

相关申请的交叉引用

本申请要求2016年8月17日提交的美国非临时专利申请第15/238,920号的权益，所述申请的全部内容通过引用并入文中。

背景技术

相比计算系统受限于管理计算系统可访问的实际存储器，虚拟存储器允许计算系统更好地管理存储器。例如，作为存储器映射机制的虚拟寻址允许计算系统分配非邻接区域到特定应用程序，同时使应用程序看似被分配存储器的一个邻接区域。另外，虚拟存储器功能允许计算系统分配比计算系统中实际可用的存储器更多的存储器到应用程序。每当应用程序引用实现虚拟存储器的系统上的存储器地址(例如，虚拟地址(VA))时，将地址转换为引用实际存储器位置的物理地址(PA)。因为应用程序与存储器频繁相互作用，虚拟存储器系统内的低效和无弹性可引起性能退化。

通过虚拟寻址，处理器可使用通过虚拟地址到物理地址的转换产生的物理地址来访问存储器。为了加速虚拟地址到物理地址的转换进程，处理器可使用转换后备缓冲器(TLB)，所述缓冲器是高速缓存虚拟地址到物理地址的转换的内容可寻址存储器(CAM)加上随机访问存储器(RAM)结构。

因此，TLB是在计算系统中用于高速缓存虚拟-到-物理地址转换和操作系统(OS)-页面-粒度元数据(例如，读取/写入许可)的硬件结构。TLB对计算系统中的性能可扩展性至关重要，因为TLB是在每次存储器访问后查找，TLB位于关键路径中，并且每个处理器核心或加速器具有自身的TLB。

微处理器实现多个线程，以便削减单元数目，由此通过利用微处理器中可成为“死”周期，而导致系统看似存在多个处理器。在微处理器中的许多位置处，用线程标识符(ID)标记管道状态，并且处理器中的现有资源在线程之间共享。此资源共享削减单元数目，但可能相对于功率来说价格高昂，尤其在大量电路活动在线程之间各不相同的情况下。

例如，图1示出实现CAM 102的多线程系统100的框图。CAM 102包括单组寄存器104，所述寄存器联接并且对应于单组比较器106以用于执行写入和查找操作。多线程系统100还包括线程0(T0)和线程1(T1)，每个线程包括自身的搜索数据寄存器111和112，所述寄存器存储地址或标签以便输入到CAM 102。每个线程的所存储标签被输入到多工器114，所述多工器基于“T1启用”位而选择其中一个标签以输入到CAM 102。接着，输入地址116(即，所选标签)被提供到CAM 102。一旦使用输入地址116执行查找操作，CAM 102基于在寄存器组104中存储的CAM条目而输出匹配结果117(例如，“命中”或“未命中”)。最后，匹配结果117通过AND门118与“任何线程有效”位执行AND操作，从而确保线程(例如，线程0或1)中的一者在输出匹配结果117作为输出119之前有效。

在多线程系统100的典型操作中，输入地址116在线程0与线程1之间来回循环。虽然每个线程共享同一组比较器106，在每一周期可取决于搜索数据寄存器111和112所提供的地址内容而在比较器组106的配置中发生触发。将输入触发到比较器的部件(例如，取决于具体实施，XOR、XNOR、OR或AND门)消耗功率。因此，当触发较大数量个比较器或其部件时，状态发生抖动，从而导致动态功率消耗增大。这在来自一个线程的输入地址的大量位不同于来自第二线程的输入地址的位时尤其可能发生，这归因于线程完全独立。如果触发逐周期发生，那么此类功率消耗可能成本高昂。因此，需要降低在多线程式配置实现的TLB CAM中的功率消耗。