[发明专利]一种DRAM锤压侦测电路及方法

说明书

技术领域

本发明涉及一种DRAM的侦测电路，具体为一种DRAM锤压侦测电路及方法。

背景技术

DRAM(Dynamic Random Access Memory，动态随机存取存储器)是应用最为广泛的系统存储元件。为了更高的集成度以及更低廉的制造成本，DRAM制造工艺特征尺寸(Feature Size)持续缩小。然而，持续缩小的器件尺寸会造成DRAM中存储单元物理结构更加靠近，这会增加相邻存储单元的串扰(Coupling)和电荷泄露(Leakage)，从而造成存储数据的可靠性问题。

锤压(Hammer Stress)是对DRAM内存中某一特定存储单元进行频繁多次的激活(Active)操作，从而加剧相邻存储单元的串扰和电荷泄露，严重时会造成存储数据的错误，而这正是DRAM伴随着工艺尺寸缩小而愈发严重的可靠性问题。因此，通过在芯片中增加锤压侦测电路来保证DRAM数据存储的可靠性。

发明内容

针对现有技术中存在的问题，本发明提供一种DRAM锤压侦测电路，提供可物理实现的侦测方案，电路结构简单，实际电路的设计成本低，保证DRAM数据存储的可靠性。

本发明是通过以下技术方案来实现：

一种DRAM锤压侦测电路，包括，

串联移位寄存器链，用来移位锁存DRAM芯片内部激活指令的行地址A_i；

输出地址锁存器，连接在串联移位寄存器链末端，用来锁存输出被锤压到的行地址A_o；

匹配逻辑电路，输入端分别与输出地址锁存器和每一级移位寄存器输出连接，用于串联移位寄存器链的输出行地址与输出地址锁存器的行地址进行匹配比较；

侦测逻辑电路，输入端与匹配逻辑电路的输出连接；侦测逻辑电路输出侦测信号，同时输出反馈信号控制移位寄存器和输出地址锁存器。

优选的，所述的侦测逻辑电路包括，

侦测逻辑电路输入端以及时钟信号与第一D触发器时钟输入相连；第一D触发器的输出端与第一反相器相连作为第一D触发器的输入，第一D触发器的输出端同时与多输入或非门的输入端相连；

多输入或非门的输出端作为二输入与门的一个输入端，二输入与门的输出端与第二D触发器的时钟输入相连，第二D触发器的输出作为侦测逻辑电路的输出端，经过第二反相器的输出freeze与串联移位寄存器链的复位端相连；侦测逻辑电路的复位信号Reset_i与第二D触发器的复位端相连；

二输入与门的另一个输入端与第三D触发器的输出相连，第三D触发器的输入时钟与侦测逻辑电路的输出端相连；第三D触发器的输出与第一D触发器的置位端相连，同时也作为侦测逻辑电路输出的反馈信号端。

进一步，侦测逻辑电路输出的反馈信号端连接到一个多路选择器的控制端，作为控制移位寄存器和输出地址锁存器的反馈信号。

优选的，所述的匹配逻辑电路包括多个异或门，异或门的输出端连接多输入同或门，多输入同或门的输出端输出比较结果；

异或门的输出分别连接串联移位寄存器链的输出行地址和输出地址锁存器的行地址上对应的地址信号。

优选的，串联移位寄存器链、输出地址锁存器和侦测逻辑电路共用DRAM内部时钟信号。

一种DRAM锤压侦测方法，包括如下步骤，

步骤1，在n+1个连续的激活指令中，通过输出地址锁存器锁存其中的第一激活指令访问的行地址，通过串联移位寄存器链依次锁存最近n次激活指令访问的行地址；

步骤2，通过匹配逻辑电路对串联移位锁存器链依次锁存的最近n次激活指令访问的行地址与输出地址锁存器锁存的行地址进行匹配比较，并输出比较结果；输出地址锁存器锁存的行地址作为可能存在锤压错误的行地址；

步骤3，侦测逻辑电路根据输出的比较结果，进行如下的统计判断；

3.1在n+1个连续的激活指令中，如果可能存在锤压错误的行地址被多次访问，且访问次数小于n，则进行4.2的判断；否则重复步骤1；

3.2如果可能存在锤压错误的行地址在接下来的2ⁿ次激活指令中有超过2ⁿ/n次以上的访问记录；并且可能存在锤压错误的行地址在相邻的两次激活指令之间，其他地址访问次数不超过n-1次，则发出侦测信号Detect_o，给出一个高电平；否则给出一个低电平；

侦测逻辑电路发出侦测信号Detect_o同时发出一个反馈信号hold，并通过Reset_i重置侦测逻辑电路；