[发明专利]用于多重图案化技术的设计规则检查的方法和系统

说明书

本发明的实施例公开了一种用于多重图案化技术的设计规则检查的方法，包括：确定是否存在表示集成电路(IC)的布局的多重图案化的图案的至少五个邻近的图案中的任意两个之间的每一个间隔都小于阈值间隔的冲突图形；以及如果存在冲突图形，则修改多重图案化的图案以排除由冲突图形表示的图案，以用于IC的制造。本发明的实施例还公开了一种用于多重图案化技术的设计规则检查的系统。

技术领域

本发明的实施例涉及半导体领域，更具体地涉及用于多重图案化技术的设计规则检查的方法和系统。

背景技术

为了使用满足更大的技术节点的制造设备，已经开发了多重曝光或多重图案化技术(MPT)。MPT涉及通过顺序使用多个不同的掩模来形成图案。MPT类似于对于图形理论中的布局划分的着色问题的布局划分方法。

发明内容

本发明的实施例提供了一种用于多重图案化技术的设计规则检查的方法，包括：确定是否存在表示集成电路(IC)的布局的多重图案化的图案的至少五个邻近的图案中的任意两个之间的每一个间隔都小于阈值间隔的冲突图形；以及如果存在所述冲突图形，则修改所述多重图案化的图案以排除由所述冲突图形表示的图案，以用于所述集成电路的制造。

本发明的实施例还提供了一种用于多重图案化技术的设计规则检查的系统，包括：存储器件，配置为存储计算机程序代码；以及处理器，配置为执行所述存储器件中的计算机程序代码以用于：基于与集成电路(IC)的布局对应的数据，建立表示多重图案化的图案的图形；检查所述图形是否包括表示所述多重图案化的图案的至少五个邻近的图案中的任意两个之间的每一个间隔都小于阈值间隔的子图；以及当所述图形包括所述子图时，修改所述图形以排除所述子图，以用于所述集成电路的制造。

本发明的实施例还提供了一种用于多重图案化技术的设计规则检查的系统，所述系统具有包括计算机可执行指令的永久计算机可读介质，当由处理器执行所述计算机可执行指令时，使得所述处理器进行一种方法，所述方法包括：将集成电路(IC)的布局的多重图案化的图案成组为将要被分配至多个不同的掩模的图案的多个子集；对于将要被分配至包括四个不同掩模的掩模的图案的子集中的每一个，建立包括四重图案化的(QP)图案的图形；检查所述图形是否包括冲突图形，其中，所述四重图案化的图案的邻近的五个图案中的任意两个之间的每一个间隔都小于阈值间隔；以及当所述图形包括所述冲突图形时，修改所述布局以排除所述冲突图形，以用于制造所述集成电路。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据本发明的各个实施例的布局的示图。

图2是根据本发明的各个实施例的表示图1的布局的图形的示图。

图3是根据本发明的各个实施例的使用图2中讨论的规则的用于四重图案化技术的图形。

图4是根据本发明的各个实施例的用于多重图案化冲突检查的系统的示意图。

图5示出了根据本发明的各个实施例的与图4的系统相关联的设计规则检查方法的方法的流程图。

图6是根据本发明的各个实施例的用于执行图5中的操作的方法的流程图。

图7是根据本发明的一些实施例的将要在图6中的操作中被检查的不具有5团集(5-clique)的单元的子图。

图8是根据本发明的一些其他实施例的将要在图6中的操作中被检查的具有5团集的单元的子图。

图9是根据本发明的各个实施例的用于在图6中的操作中检查两个邻接的单元中的5团集的方法的流程图。