[发明专利]移位寄存器及逐次逼近型模数转换器

说明书

一种移位寄存器及逐次逼近型模数转换器。所述移位寄存器包括：分别由多个可控开关组成的第一移位电路及第二移位电路，其中：所述第一移位电路，与数据输入端及时钟信号发生器耦接，适于在所述时钟信号发生器输出的时钟信号处于第一逻辑值期间，将所述数据输入端输入的数据输出至所述第一移位电路的输出端；所述第二移位电路，与所述第一移位电路的输出端耦接，适于在所述时钟信号发生器输出的时钟信号处于第二逻辑值期间，将所述第一移位电路的输出端存储的数据输出至所述移位寄存器的输出端。应用上述方案，可以简化SAR ADC中移位寄存器的结构。

技术领域

本发明涉及电子电路技术领域，具体涉及一种移位寄存器及逐次逼近型模数转换器。

背景技术

逐次逼近型模数转换器(SAR ADC)是具有中等转换速度精度和中等转换速度的模数转换器。SAR ADC不仅功耗低、占用的芯片面积小，而且易于实现多路转换。总体而言，SARADC在精度、速度、功耗和成本方面具有综合优势，因此被广泛应用与工业控制、医疗仪器以及微处理器等领域。

在SAR ADC中通常设置有多个移位寄存器，利用移位寄存器可以存储SAR ADC中比较器的比较结果。

然而，现有SAR ADC中移位寄存器通常包括多个可控开关及多个门电路组成，并且部分可控开关及门电路之间形成锁存环路，结构比较复杂，导致电路实现难度较大。

发明内容

本发明解决的技术问题是如何简化SAR ADC中移位寄存器的结构。

为解决上述技术问题，本发明实施例提供一种移位寄存器，所述移位寄存器包括：分别由多个可控开关组成的第一移位电路及第二移位电路，其中：所述第一移位电路，与数据输入端及时钟信号发生器耦接，适于在所述时钟信号发生器输出的时钟信号处于第一逻辑值期间，将所述数据输入端输入的数据输出至所述第一移位电路的输出端；所述第二移位电路，与所述第一移位电路的输出端耦接，适于在所述时钟信号发生器输出的时钟信号处于第二逻辑值期间，将所述第一移位电路的输出端存储的数据输出至所述移位寄存器的输出端。

可选地，所述第一逻辑值为0，所述第二逻辑值为1。

可选地，所述第一移位电路及第二移位电路分别由多个可控开关依次串联连接组成。

可选地，所述多个可控开关中的至少一个为MOS管。

可选地，所述第一移位电路包括：依次串联连接的第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管，其中，所述第一PMOS管及第二NMOS管的栅极与所述数据输入端耦接，所述第二PMOS管的栅极与所述时钟信号发生器的输出端耦接，所述第一NMOS管的栅极通过非门电路与所述时钟信号发生器的输出端耦接。

可选地，所述第二移位电路包括：依次串联连接的第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管；其中，所述第三PMOS管及第四NMOS管的栅极与所述第二PMOS管的漏极耦接；所述第四PMOS管的栅极通过非门电路与所述时钟信号发生器的输出端耦接；所述第三NMOS管的栅极与所述时钟信号发生器的输出端耦接，漏极作为所述移位寄存器的输出端。

可选地，所述第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管的源极及衬底与第一电压输入端耦接。

可选地，所述第一NMOS管、第二NMOS管、第三NMOS管及第四NMOS管的源极及衬底与第二电压输入端耦接。

可选地，所述移位寄存器还包括：与所述时钟信号发生器输出端耦接的非门电路。

本发明实施例还提供了一种逐次逼近型模数转换器，所述逐次逼近型模数转换器包括：上述任一种的移位寄存器。

可选地，所述逐次逼近型模数转换器中的比较器作为所述时钟信号发生器。