[发明专利]一种快速模乘和模平方电路及其实现方法

说明书

本发明公开了一种快速模乘和模平方电路及其实现方法，该电路由一组m位的左移三位移位寄存器QU，三组m位的二输入与门阵列AND1、AND2、AND3，四组全加器阵列FA1、FA2、FA3、FA4，m+4位的结果寄存器Q和一个32×m位的ROM单元组成，能对够对m位的二进制大数进行乘法或平方的同时对大素数P进行模约减，在每一个时钟周期内处理3位，经过m/3+2个时钟周期就能得到模乘和模平方的结果，若m不是3的倍数可以通过对其高位补0直至其为3的倍数。

技术领域

本发明涉及集成电路设计领域，涉及一种用于大数模乘和模平方的快速模约减电路，特别涉及一种快速模乘和模平方电路及其实现方法。

背景技术

目前对于大数模乘和模平方的模约减过程，通常采用的方案是先计算出乘法和平方的结果再对大素数P进行取模操作，这个过程中就需要专门的取模电路，而一般乘法或平方的结果的数据位宽是P的2倍，因此对大数来说其乘法或平方的取模模块需要的电路面积很大，运算速度慢，电路功耗还很大。

发明内容

本发明提供了一种快速模乘和模平方电路及其实现方法，该电路能对够对m位的二进制大数进行乘法或平方的同时对大素数P进行模约减，在每一个时钟周期内处理3位，经过m/3+2个时钟周期就能得到模乘和模平方的结果，若m不是3的倍数可以通过对其高位补0直至其为3的倍数。

为实现上述目的，本发明采用以下技术方案：

一种快速模乘和模平方电路，包括：一组m位的左移三位移位寄存器QU，三组m位的二输入与门阵列AND1、AND2、AND3，四组全加器阵列FA1、FA2、FA3、FA4，m+4位的结果寄存器Q和一个32×m位的ROM单元；其中，

m位的左移三位移位寄存器QU，用于存放乘数，并将其第m位命名为U2，第m-1位命名成U1，第m-2位命名成U0；

二输入与门阵AND1输入端为U2与被乘数N左移2位的结果；二输入与门阵AND2输入端为U1与被乘数N左移1位的结果；二输入与门阵AND3输入端为U0与被乘数N；

ROM单元，用于存放素数P的补码Pb的特定倍数，其输出端口设为X，

全加器阵列，用于产生部分积，其中全加器阵列FA1的两个输入分别为与门阵列AND1的输出端和与门阵列AND2的输出端，全加器阵列FA2的输入端分别为与门阵列AND3的输出端和ROM的输出端X，全加器阵列FA3的输入端分别为全加器阵列FA1和FA2的和端口，全加器阵列FA4的输入端为结果寄存器Q左移三位的结果与全加器阵列FA2的和端口。

m+4位的结果寄存器Q，用于存放运算过程中的部分积和最终的结果，其输入与全加器阵列FA4的和端口相连，其高四位输出连接到ROM的地址位，低m位通过左移三位连接到全加器阵列FA4的加数端口。

四组全加器阵列的最低位进位端连接到0，同时针对电路第m位加法阵列的进位再用五个全加器单元处理，并将其每一级电路运算的结果锁存到结果寄存器Q中。

ROM单元的4位地址线Adder从高到低为{Q[m+4],Q[m+3],Q[m+2],Q[m+1]}。

ROM单元为32×m位的ROM单元。

一种基于快速模乘和模平方电路的实现方法，其特征在于，包括以下步骤：

首先需要初始化输出寄存器Q，将RS＝0，寄存器全部复位为0；工作中RS＝1，电路运行m/3个clk后，被乘数的所有位均已经参与了运算，这时左移三位寄存器N全部为0，下一步只需约减掉Q[m+4],Q[m+3]，Q[m+2],Q[m+1]这四位即可；电路继续运行2个clk.，Qm的高四位被成功约减掉；乘法和平方的运算结果被约减到m位。