[发明专利]具有纠错码的存储器架构以及其操作方法

权利要求书

1.一种具有纠错码功能的存储器架构，该存储器架构包括：

记忆胞阵列，用以存储多个位的数据；

纠错码ECC电路，用以对具有纠错码的通过数据加密或解密；

第一控制电路，连接于该ECC电路与该记忆胞阵列之间；以及

第二控制电路，连接于该ECC电路与数据I/O端之间，

其中当该I/O端的输入数据要被写入到该记忆胞阵列时，该第二控制电路在该输入数据进入该ECC电路进行加密之前对该输入数据反相，以及该第一控制电路对该ECC电路的输出反相，而写入到该记忆胞阵列，

其中当该记忆胞阵列的输出数据要被读出时，该输出数据在进入该ECC电路进行解密之前由该第一控制电路反相，以及该第二控制电路对该ECC电路的输出反相，而当作读出数据。

2.根据权利要求1所述的存储器架构，其中该ECC电路是汉明码(Hamming code)ECC电路。

3.根据权利要求1所述的存储器架构，其中该输入数据包含一字节，该字节包含多个位，以及该多个位被分成多个群，该多个群是两两相交，且该ECC电路提供多个奇偶位以对每一个该群修正使得具有“1”的位的总数量为偶数。

4.根据权利要求1所述的存储器架构，其中该ECC电路包含加密电路与解密电路，以分别构成加密路径与解密路径。

5.根据权利要求4所述的存储器架构，

其中该第一控制电路在分别的该加密电路与该解密电路中包含第一反相器与第二反相器，其中该第一反相器对该ECC电路的该输出反相以写入到该记忆胞阵列，以及该第二反相器对从该记忆胞阵列的该输出数据反相以进入到该ECC电路进行解密，其中该第二控制电路在分别的该加密电路与该解密电路中包含第三反相器与第四反相器，其中该第三反相器对该输入数据反相以进入到该ECC电路进行加密，以及该第四反相器对经该ECC电路解密后的该输出反相以提供该读出数据。

6.根据权利要求5所述的存储器架构，其中该加密路径与该解密路径被多功处理，如此该第一到第四反相器的至少两个是共用相同的一个反相器。

7.一种存储器装置的操作方法，其中该存储器装置包含记忆胞阵列、纠错码ECC电路、第一控制电路及第二控制电路，该ECC电路用以对具有纠错码的通过数据加密或解密，该操作方法包括:

连接该第一控制电路在该ECC电路与该记忆胞阵列之间；

连接该第二控制电路在该ECC电路与数据I/O端之间；

当从该I/O端来的一字节的输入数据要被写入到该记忆胞阵列时进行程序模式，该第二控制电路在该输入数据进入该ECC电路进行加密之前对该输入数据反相，以及该第一控制电路对该ECC电路的输出反相，而写入到该记忆胞阵列；以及

当该记忆胞阵列的输出数据要被读出时进行读出模式，对该输出数据在进入该ECC电路进行解密之前由该第一控制电路反相，以及该第二控制电路对该ECC电路的输出反相，而当作读出数据。

8.根据权利要求7所述的存储器装置的操作方法，其中该ECC电路是汉明码(Hammingcode)ECC电路，以进行加密处理与解密处理。

9.根据权利要求7所述的存储器装置的操作方法，其中该输入数据包含多个位，以及该多个位被分成多个群，该多个群是两两相交，且该ECC电路提供多个奇偶位以对每一个该群修正使得具有“1”的位的总数量为偶数。

10.根据权利要求7所述的存储器装置的操作方法，还包括提供具有加密电路与解密电路的该ECC电路，以分别构成加密路径与解密路径。