[发明专利]具有纠错码的存储器架构以及其操作方法

说明书

具有纠错码的存储器架构以及其操作方法。该架构用于在存储器装置中操作纠错码，包括控制电路及纠错码(ECC)电路。该纠错码电路与该控制电路耦接。该控制电路接收字节的第一数据，以将该数据反相成为反相数据。该纠错码电路接收该反相数据，以进行加密或解密以及输出第二数据。

技术领域

本发明涉及一种存储器架构，且特别涉及一种具有纠错码功能的存储器架构。

背景技术

对于存储器装置的基本架构，其包含记忆胞阵列以及多种外围电路以存取记忆胞阵列的记忆胞。记忆胞阵列是存储数据的核心部分。然而，存储于记忆胞阵列中的数据可能有错误，其数据的一个位可能会从原本要写入的位被翻转。当数据对记忆胞阵列要被写入或是读出时，为了修正在记忆胞阵列中的错误位，纠错码(error-correcting code，ECC)电路会被使用，根据奇偶(parity)校验以检测错误位接着修正此错误位。

多种演算方法可以被使用在ECC电路。对于其中的一种演算方法，其是以校验例如32位的数据组中的“1”的数量为偶数为根据。然而当记忆胞阵列的记忆胞原始数据都是“1”，例如是FFFF-FFFF时，其中一个字是由四个位构成，一个“F”代表“1111”的四个位，则ECC电路可能会改变初始数据。

ECC电路对数据“FFFF-FFFF”所造成的错误如下。举一例，对于具有32位I/O的ECC电路，其会有六个修正码，或是位。当数据“FFFF-FFFF”的32位输入到ECC电路进行加密(encryption)时，经过ECC加密后的数据总共会具有38位，其中已包含“01 1000”的六位而得到“3F-FFFF-FFD8”，其会被存储到记忆胞阵列。然后，“3F-FFFF-FFD8”的数据从记忆胞阵列被读出。在实际输出前，“3F-FFFF-FFD8”的数据会进入ECC电路进行解密(decryption)，以移除ECC而得到32位的“FFFF-FFFF”的输出数据。然而，存储器刚出厂时，从记忆胞阵列被读出的数据是“3F-FFFF-FFFF”，而不是“3F-FFFF-FFD8”。这会造成第一次读出的是失败。这种情况特别可能存在于初始数据为“FFFF-FFFF”时。

如何有效解决上述的议题，对于ECC电路的设计是需要被考虑的。

发明内容

本发明提供具有ECC功能的存储器架构，其中ECC功能可以维持其功能，但是对于输入到ECC电路的数据会被反相，而从ECC电路输出的数据也会被反相。

在一实施例，本发明提供一种具有纠错码功能的存储器架构。该存储器架构包括记忆胞阵列，用以存储多位的数据。纠错码(ECC)电路，用以对具有纠错码的通过数据加密或解密。第一控制电路，连接于该ECC电路与该记忆胞阵列之间。第二控制电路，连接于该ECC电路与数据输入/输出(I/O)端之间。当该I/O端的输入数据要被写入到该记忆胞阵列时，该第二控制电路在该输入数据进入该ECC电路进行加密之前对该输入数据反相，以及该第一控制电路对该ECC电路的输出反相，而写入到该记忆胞阵列。当该记忆胞阵列的输出数据要被读出时，该输出数据在进入该ECC电路进行解密之前由该第一控制电路反相，以及该第二控制电路对该ECC电路的输出反相，而当作读出数据。

在一实施例，对于所述的存储器架构，该ECC电路是汉明码(Hamming code)ECC电路。

在另一实施例，对于所述的存储器架构，该输入数据包含一字节，以及该多个位被分成多个群，该多个群是两两相交，且该ECC电路提供多个奇偶位以对每一个该群修正使得具有“1”的位的总数量为偶数。

在另一实施例，对于所述的存储器架构，该ECC电路包含加密电路与解密电路，以分别构成加密路径与解密路径。