[发明专利]一种集成肖特基二极管的SiCMOSFET器件

说明书

技术领域

本发明属于半导体领域，具体涉及一种集成肖特基二极管的SiC MOSFET器件。

背景技术

SiC MOSFET经过行业内多年的研究，已经有一些厂商率先推出了商业化产品。在很多的应用情况，可控型器件如晶体管需要反并联一个续流二极管一起工作，如目前常用的硅IGBT模块，都反并联了快恢复二极管作为续流二极管。如果在一个器件中集成了续流二极管，那么不仅提高了芯片的集成度，同时也有效的降低了芯片成本。

现代MOSFET器件结构为了抑制内部寄生BJT的开启，往往源极与p阱进行了电连接短路。因此，现代SiC MOSFET器件本身往往反并联了pn二极管，如图1所示。但是由于SiC材料禁带宽度高，反并联的pn二极管的开启电压非常高，相应的损耗也大。因此当前的SiC MOSFET器件在应用中也往往反并联一个SiC肖特基二极管(SBD)，SiC SBD的开启电压低，且反向恢复时间比SiC pn二极管更小，因此更适用于SiC MOSFET的反并联使用。最新的SiC MOSFET也在器件结构中集成了反并联SBD，而集成的SBD往往做在源极区，如美国专利US 6979863中公开的技术方案，但源极金属与肖特基金属相邻，相应的原胞面积增大了，影响器件电流密度。

发明内容

针对现有技术中存在的问题，本发明的目的在于提供一种集成肖特基二极管的SiC MOSFET器件，其有效解决了现有技术中存在的问题。

为实现上述目的，本发明采用以下技术方案：

一种集成肖特基二极管的SiC MOSFET器件，所述SiC MOSFET器件有源区的原胞结构从下至上依次为漏极、衬底、缓冲层、漂移层、左右对称设置的两个p阱区、设置在所述p阱区上方相邻的n++区和p++区、从左至右依次对称设置的源极、栅极、肖特基金属、栅极和源极；其中，所述源极设置在所述n++区和p++区上方；所述栅极完全覆盖在所述p阱区的表面部分，且栅极两端分别与其两侧的n++区和JFET区重叠；所述肖特基金属设置在所述JFET区上方。

进一步，所述栅极与肖特基金属和源极通过层间介质隔离，肖特基金属与源极最后通过互联压块金属形成电连接。

进一步，所述肖特基金属的两端部分金属在隔离介质上部，形成具有场板结构的肖特基二极管。

进一步，所述栅极包括栅介质及所述栅介质上方的多晶硅导电层；所述栅介质的厚度大于10nm，栅介质为SiO₂或HfO₂。

进一步，所述SiC MOSFET器件有源区中原胞的平面俯视图结构为条形、矩形或六角形。

进一步，所述衬底为高掺杂低电阻的n+层或者n++层，浓度大于1E18cm-³；所述漂移层的浓度在1E14-1E17cm-³之间，厚度大于5μm。

进一步，所述n++区浓度大于1E19cm-³，深度大于100nm；所述p++区的浓度大于1E19cm-³，深度大于100nm。

进一步，所述n++区与所述p阱区底部有一设定的间隔。

进一步，所述肖特基金属为Ti、Mo、Ni、Pt或TiW。

进一步，所述p阱区的掺杂深度大于所述n++区。

本发明具有以下有益技术效果：

本申请提出一种集成反并联肖特基二极管的SiC MOSFET器件，其中集成的肖特基二极管在JFET区，与栅极区相邻，有效的利用了JFET区的面积，具有更高的原胞集成度和密度。同时，相比于常规的MOSFET，由于栅电容的面积减小，因此可以有效降低栅电容和输入输出电容，改进器件的开关性能。

附图说明

图1：常规的SiC MOSFET截面结构示意图；

图2a：本发明实施例的原胞分布平面俯视图；

图2b：本发明另一实施例的原胞分布平面俯视图；

图2c：本发明另一实施例的原胞分布平面俯视图；

图3：本发明的SiC MOSFET截面结构示意图(图2a、2b和2c中AA’截面，互联与压块金属前)；

图4：本发明的SiC MOSFET截面结构示意图(图2a、2b和2c中AA’截面，互联与压块金属后)。

具体实施方式