[发明专利]半导体存储装置

说明书

本发明的半导体存储装置包括：感测放大器，连接于位线，从存储器元件读出数据；第1开关元件，连接于第1电源电压与感测放大器的第1电源中间节点之间，在感测放大器驱动时导通；第2开关元件，连接于第2电源电压与感测放大器的第2电源中间节点之间，在感测放大器驱动时导通；以及均衡器电路，使第1及第2电源中间节点均衡于均衡电压，该均衡电压是第1电源中间节点的最大值与第2电源中间节点的最小值之间的半值电平，该半导体存储装置包括连接于位线且基于测试信号将所述位线的电压控制在规定的电压值。

技术领域

本发明例如涉及一种同步动态随机存取存储器(Synchronous Dynamic RandomAccess Memory，SDRAM)等半导体存储装置。

背景技术

图1是表示现有SDRAM的存储器电路的结构例的电路图，图2是表示图1的存储器电路的动作的时序图(timing chart)。图1中，现有的存储器电路包含：用以存储规定的数据值的存储单元(memory cell)MC1、MC2；以及感测放大器(sense amplifier)11、12，其分别经由各一对位线(bit line)BLT0、BLB0、BLT1、BLB1连接于所述存储单元MC1、MC2，并从存储单元MC1、MC2感测数据。

图1中，存储单元MC1包括构成存储器元件的存储器电容器(memory capacitor)Ccell1以及选择用金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管(transistor)Q21。存储器电容器Ccell1的一端经由储存节点(storage node)Ns1连接于MOS晶体管Q21的源极(source)，其另一端连接于规定的电压VCP。MOS晶体管Q21的栅极(gate)连接于字线(word line)WL，其漏极(drain)例如连接于位线BLB0。而且，存储单元MC2包括构成存储器元件的存储器电容器Ccell2以及选择用MOS晶体管Q22。存储器电容器Ccell2的一端经由储存节点Ns2连接于MOS晶体管Q22的源极，其另一端连接于规定的电压VCP。MOS晶体管Q22的栅极连接于字线WL，其漏极例如连接于位线BLB1。此处，在SDRAM的存储器电路中，多个存储单元MC1、MC2在字线WL的方向以及位线BLT0、BLB0、BLT1、BLB1、…的方向上配置成格子形状。

感测放大器11是以包含MOS晶体管Q1、Q2的第1CMOS反相器(inverter)与包含MOS晶体管Q3、Q4的第2CMOS反相器构成正反馈回路的触发器(flip-flop)的方式连接而成。MOS晶体管Q1、Q3的各源极连接于电源中间节点P1，电源中间节点P1经由作为开关元件的MOS晶体管Q5连接于阵列(array)电压VARAY，此开关元件是以感测驱动信号/ACT来导通或断开。而且，MOS晶体管Q2、Q4的各源极连接于电源中间节点P2，电源中间节点P2经由作为开关元件的MOS晶体管Q6而接地于接地电位VSS，此开关元件是以感测驱动信号ACT(感测驱动信号/ACT的反相信号)来导通或断开。

感测放大器12是以包含MOS晶体管Q11、Q12的第3CMOS反相器与包含MOS晶体管Q13、Q14的第4CMOS反相器构成正反馈回路的触发器的方式连接而成。MOS晶体管Q11、Q13的各源极连接于电源中间节点P11，电源中间节点P11经由作为开关元件的MOS晶体管Q15连接于阵列电压VARAY，此开关元件是以感测驱动信号/ACT来导通或断开。而且，MOS晶体管Q12、Q14的各源极连接于电源中间节点P12，电源中间节点P12经由作为开关元件的MOS晶体管Q16而接地于接地电位VSS，此开关元件是以感测驱动信号ACT(感测驱动信号/ACT的反相信号)来导通或断开。